G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/02 (2006.01) G06F 9/46 (2006.01)
Patent
CA 2680601
An illustrative embodiment provides a computer-implemented process for managing multiple speculative assist threads for data pre-fetching that sends a command from an assist thread of a first processor to second processor and a memory, wherein parameters of the command specify a processor identifier of the second processor, responsive to receiving the command, reply by the second processor indicating an ability to receive a cache line that is a target of a pre-fetch, responsive to receiving the command replying by the memory indicating a capability to provide the cache line, responsive to receiving replies from the second processor and the memory, sending, by the first processor, a combined response to the second processor and the memory, wherein the combined response indicates an action, and responsive to the action indicating a transaction can continue sending the requested cache line, by the memory, to the second processor into a target cache level on the second processor.
Un prototype de l'invention fournit un processus mis en ouvre par un ordinateur pour gérer plusieurs unités d'exécution d'aide supposée pour la pré-lecture des données, qui envoie une commande depuis une unité d'exécution d'aide d'un premier processeur vers un deuxième processeur et une mémoire, où les paramètres de la commande spécifient un identifiant de processeur du deuxième processeur ouvert à la réception de la commande; puis le deuxième processeur répond indiquant une capacité à recevoir une ligne de mémoire cache, cible d'une pré-lecture, destinée à recevoir la réponse de la commande par la mémoire indiquant une capacité à recevoir une ligne de mémoire cache, destinée à recevoir les réponses du deuxième processeur et de la mémoire, envoyant, par le premier processeur, une réponse combinée au deuxième processeur et à la mémoire, laquelle réponse combinée indique une action, et en réponse à cette action, et selon cette action, indiquant qu'une transaction peut continuer à envoyer la ligne de mémoire cache demandée, par la mémoire, au second processeur vers un niveau cible de mémoire cache sur le second processeur.
Chen Tong
Gao Yaoqing
Ibm Canada Limited - Ibm Canada Limitee
Wang Peter
LandOfFree
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Profile ID: LFCA-PAI-O-1912766