G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 12/00 (2006.01) G06F 13/16 (2006.01)
Patent
CA 2044207
In a memory access controller, request data is received from a selected request source, specifying the mode of access to a main memory (30), and is supplied to a first pipeline (50) in which it is periodically shifted along its stages. A second pipeline (51) is connected to the output stage of the first pipeline if request data at that stage indicates partial-write mode. Store data is also received during full-write or partial-write mode and stored into a source data register (21) and a buffer (22). A first controller (10) receives request data from the input stage of the first pipeline (50) for accessing the memory in a read mode if it indicates read or partial-write mode or accessing it in a write mode if it indicates full-write mode. The first controller (l0) further receives request data from the input stage of the second pipeline (51) and accesses the memory (30) in a write mode if it indicates partial-write mode. A second controller (31) examines request data from all stages of the pipelines (50, 51) to cause data read out of the memory (30) to be supplied to the request source if request data appearing at the output stage of the first pipeline (50) indicates the read mode. The data stored in the source data register (21) is supplied to the memory if request data appearing at the output stage of the first pipeline (50) indicates the full-write mode. If request data appearing at the output stage of the first pipeline indicates the partial-write mode, data read out of the memory and data waiting in the buffer (22) are merged and the second pipeline (51) is enabled to start periodically shifting request data along its stages. When this request data appears at the output stage of the second pipeline, the merged data is applied to the main memory.
Dans un contrôleur d'accès mémoire, des données demandées sont reçues d'une source sélectionnée avec spécification du mode d'accès à une mémoire centrale (30), et est transmise à un premier pipeline (50) dans lequel elles sont décalées périodiquement d'un étage à l'autre. Un second pipeline (51) est connecté à l'étage de sortie du premier pipeline si les données demandées à cet étage spécifient un mode d'enregistrement partiel. Des données à stocker sont également reçues en mode d'enregistrement intégral ou d'enregistrement partiel et sont stockées dans un registre à données source (21) et dans un tampon (22). Un premier contrôleur (10) reçoit les données demandées de l'étage d'entrée du premier pipeline (50) pour accéder à la mémoire en mode de lecture si ces données spécifient un mode de lecture ou d'enregistrement partiel, ou pour y accéder en mode d'enregistrement si les données spécifient un mode d'enregistrement intégral. Le premier contrôleur (10) reçoit de plus les données demandées transmises par le premier étage du second pipeline (51) et accède à la mémoire (30) en mode d'enregistrement si ces données spécifient un mode d'enregistrement partiel. Un second contrôleur (31) examine les données demandées provenant de tous les étages des pipelines (50, 51) pour que les données extraites de la mémoire (30) soient transmises à la source quand les données demandées qui apparaissent à l'étage de sortie du premier pipeline (50) spécifient le mode de lecture. Les données stockées dans le registre (21) sont transmises à la mémoire quand les données demandées qui apparaissent à l'étage de sortie du premier pipeline (50) spécifient le mode d'enregistrement intégral. Si les données demandées qui apparaissent à l'étage de sortie du premier pipeline spécifient un mode d'enregistrement partiel, les données extraites de la mémoire et les données conservées dans le tampon (22) sont fusionnées et le second pipeline (51) se met à effectuer des décalages périodiques des données demandées entre ses étages. Quand les données demandées apparaissent à l'étage de sortie du second pipeline, les données fusionnées sont versées dans la mémoire centrale.
Hara Tadashi
Yamada Ikuo
Corporation Nec
Smart & Biggar
LandOfFree
Memory access control having commonly shared pipeline structure does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with Memory access control having commonly shared pipeline structure, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Memory access control having commonly shared pipeline structure will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-1948966