H - Electricity – 03 – K
Patent
H - Electricity
03
K
H03K 19/177 (2006.01) G06F 7/50 (2006.01) G06F 17/50 (2006.01) G06F 7/52 (2006.01)
Patent
CA 2409161
One or more columns of multi-function tiles are positioned between CLB tiles of the FPGA array. Each multi-function tile includes multiple function elements that share routing resources. In one embodiment, a multi-function tile includes a configurable, dual-ported RAM and a multiplier that share routing resources of the multi-function tile. The RAM includes first and second input ports coupled to first and second input data buses, respectively, and includes first and second output ports coupled to first and second output data buses, respectively. The multiplier includes first and second operand ports coupled to receive operands from the first and second input data buses, and in response thereto provides a product. In one embodiment, the most significant bits (MSBs) of the product are selectively provided to the first output data bus using bus multiplexer logic, and the least significant bits (LSBs) of the product are selectively provided to the second output data bus using bus multiplexer logic.
Une ou plusieurs colonnes de mosaïques multifonctions est/sont positionnée(s) entre des mosaïques CLB d'un réseau FPGA. Chaque mosaïque multifonctions comprend de multiples éléments de fonction partageant des ressources de routage. Dans une forme de réalisation, une mosaïque multifonctions comprend une mémoire RAM à double accès configurable et un multiplicateur qui partagent les ressources de routage de la mosaïque multifonctions. La mémoire RAM comprend un premier et un deuxième ports d'entrée couplés respectivement à un premier et à un deuxième bus de données d'entrée ; et un premier et un deuxième ports de sortie couplés respectivement à un premier et à un deuxième bus de données de sortie. Le multiplicateur comprend un premier et un deuxième ports d'opérandes couplés en vue de recevoir des opérandes provenant des premier et deuxième bus de données d'entrée ; et à fournir un produit en réponse à cette réception. Dans une forme de réalisation, les bits les plus significatifs (MSB) du produit sont fournis de manière sélective au premier bus de données de sortie au moyen d'une logique de multiplexeur de bus, et les bits les moins significatifs (LSB) du produit sont fournis de manière sélective au deuxième bus de données de sortie au moyen d'une logique de multiplexeur de bus.
New Bernard J.
Young Steven P.
Smart & Biggar
Xilinx Inc.
LandOfFree
Method and apparatus for incorporating a multiplier into an... does not yet have a rating. At this time, there are no reviews or comments for this patent.
If you have personal experience with Method and apparatus for incorporating a multiplier into an..., we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Method and apparatus for incorporating a multiplier into an... will most certainly appreciate the feedback.
Profile ID: LFCA-PAI-O-1446723