G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 15/04 (2006.01)
Patent
CA 2658599
Power consumption in a multi-level hierarchical Content Addressable Memory (CAM) circuit is reduced without adversely impacting performance. According to one embodiment of a multi-level hierarchical CAM circuit, the CAM circuit comprises a plurality of lower-level match lines, a plurality of higher-level match lines and match line restoration circuitry. The lower-level match lines are configured to be restored to a pre-evaluation state during a pre-evaluation period. The higher-level match lines are configured to capture an evaluation state of respective groups of one or more of the lower-level match lines during an evaluation period and to be restored to a pre-evaluation state during the pre-evaluation period. The match line restoration circuitry is configured to prevent at least one of the lower-level match lines from being restored to the pre-evaluation state responsive to corresponding enable information, e.g., one or more bits indicating whether match line search results are to be utilized.
Le procédé et l'appareil de la présente invention concerne la réduction de consommation d'énergie dans une mémoire adresse par contenu (CAM) hiérarchique multiniveau sans effet adverse sur des performances. Conformément à un mode de réalisation de circuit CAM hiérarchique multiniveau, ledit circuit CAM comprend une pluralité de lignes de correspondance de niveau inférieur, une pluralité de lignes de correspondance de niveau supérieur et des circuits de rétablissement de lignes de correspondance. Les lignes de correspondance de niveau inférieur sont configurées pour être rétablies à un état de pré-évaluation pendant une période de pré-évaluation. Les lignes de correspondance de niveau supérieur sont configurées pour capturer un état d'évaluation de groupes respectifs d'une ou plusieurs ligne(s) de correspondance de niveau inférieur pendant une période d'évaluation et pour être rétablies à un état de pré-évaluation pendant la période de pré-évaluation. Les circuits de rétablissement de lignes de correspondance sont configurés pour empêcher qu'au moins une des lignes de correspondance de niveau inférieur soit rétablie à l'état de pré-évaluation en réaction à des informations <= activer >= correspondantes, par exemple unou plusieurs bit(s) indiquant si des résultats de recherche de lignes de correspondance doi(ven)t être employé(s).
Chai Chiaming
Fischer Jeffrey Herbert
Phan Michael Thaithanh
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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