H - Electricity – 03 – L
Patent
H - Electricity
03
L
H03L 7/00 (2006.01) G06F 1/10 (2006.01) H03L 7/095 (2006.01)
Patent
CA 2394594
A clock distribution network includes a phase-locked loop (PLL), clock buffers, an enabling circuit, and a distribution inhibit circuit. The PLL is configured to generate a clock signal and a lock detect signal. The clock buffers are adapted to receive the clock signal from the PLL. The buffers have outputs that can be connected to clock loads. The enabling circuit enables selected buffers to drive the clock loads. The distribution inhibit circuit selectively produces the enable signal to inhibit distribution of the clock signal responsive to the lock detect signal.
La présente invention concerne un réseau de distribution de signal d'horloge qui comprend une boucle à phase asservie, des tampons d'horloge, un circuit d'activation, et un circuit d'inhibition de la distribution. La boucle à phase asservie est configurée pour produire un signal d'horloge et un signal de détection de verrouillage. Les tampons d'horloge sont aptes à recevoir le signal d'horloge de la boucle à phase asservie. Les tampons possèdent des sorties qui peuvent être reliées à des charges d'horloge. Le circuit d'activation active des tampons choisis pour commander les charges d'horloge. Le circuit d'inhibition de la distribution produit le signal d'activation sélectivement de façon à inhiber la distribution du signal d'horloge en réponse au signal de détection de verrouillage.
Fayneh Eyal
Knoll Ernest
Intel Corporation
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-1694537