G - Physics – 01 – R
Patent
G - Physics
01
R
G01R 31/26 (2006.01)
Patent
CA 2129390
A method of testing a random access memory (RAM) for single V-coupling faults by establishing a first current value for each cell, for each cell and for each of m data backgrounds, generating a data bit corresponding to an element of an (n, V - 1)- exhaustive matrix, and for each of m data backgrounds: (1) applying a read write sequence to each cell; and (2) for each background except the mth background, updating the current value of all cells according to the data bits corresponding to that cell; reading each cell of the RAM; and discarding or repairing the RAM if a cell coupling fault is apparent from the series of values read from the cells of the RAM. Data bits are generated by a matrix reconstruction method or a pseudo-random generator using a hashing of the address of the cell to which the data bit is to be applied. The logical function may be the element of the (n, V - 1)-exhaustive matrix irrespective of the current of the cell or an exclusive-or of the complement of the background code logic bit and the first current value of the cell. Apparatus for testing a random access memory (RAM) has a PROM containing background code logic bits corresponding to an (n0, V - 1)-exhaustive matrix where n0 n, the matrix having n0 rows and m0 columns; and a data bit generator for generating data bits from the matrix stored in the PROM. A built in apparatus for testing a random access memory (RAM) having n cells includes a data bit generator that generates pseudo-random data bits from a hashing of the address of the RAM cell to which the data bit is to be applied.
Méthode d'essai de mémoire vive (RAM) pour détecter les fautes uniques de couplage en V en établissant une première valeur de courant pour chaque cellule, et pour chaque cellule et chaque m arrière-plan de données, qui génère un bit de données correspondant à un élément d'une matrice complète (n, V-1), et pour chaque m arrière-plan de données : (1) qui applique une séquence de lecture-écriture à chaque cellule; et (2) pour chaque arrière-plan sauf pour le mième arrière-plan, la mise à jour de la valeur en cours de toutes les cellules selon les bits de données correspondant à cette cellule; la lecture de chaque cellule de la RAM; et le rejet ou la réparation de la RAM si une faute de couplage de cellule ressort de la série de valeurs lues dans les cellules de la RAM. Les bits de données sont générés par une méthode de reconstitution de matrice ou un générateur pseudo-aléatoire utilisant une numérisation des adresses de la cellule à laquelle le bit de données s'applique. La fonction logique peut être l'élément de la matrice exhaustive (n, V-1) sans égard au courant de la cellule ou le résultat de la mise en fonction OU exclusif du complément du bit de code logique d'arrière-plan et de la première valeur existante de la cellule. L'appareillage permettant l'essai d'une mémoire RAM est muni de mémoire PROM contenant les bits de code logique d'arrière-plan qui correspondent à une matrice complète (n0, V-1) où n0 n, la matrice ayant n0 rangées et m0 colonnes et un générateur de bit de données pour générer les bits de données à partir de la matrice stockée en PROM. Un appareillage intégré d'essai de la mémoire RAM ayant n cellules comprend un générateur de bits de données, qui produit des bits de données pseudo-aléatoires à partir de la numérisation de l'adresse de la cellule RAM à laquelle le bit de données doit être appliqué.
Lambert Anthony R.
Telecommunications Research Laboratories
LandOfFree
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