Method and apparatus in a semiconductor circuit

Details Method and apparatus in a semiconductor circuit Method and apparatus in a semiconductor circuit

H - Electricity

03

F

H03F 3/26 (2006.01) H03F 3/21 (2006.01) H03K 17/0812 (2006.01) H03K 17/00 (2006.01)

Patent

CA 2158136

The present invention relates to the activation and deactivation of a transistor (Q1) in a final stage (10), for instance a push-pull final stage. The final stage is included in a voltage alternating drive system connected to a load. A current driving buffer circuit (24) in the drive system is connected to the transistor (Q1) and functions to activate and deactivate the transistor, i.e. to switch the transistor on and off, in a manner such as to generate only a low power loss in the transistor, even when the load is inductive. The current driving buffer circuit (24) includes a first inverting circuit (Q3, Q4), a second inverting circuit (Q5, Q6), a current generating circuit (Q7, Q8), and a semiconductor element (Q9). The inverting circuits coact with the current generating circuit (Q7, Q8) to switch off the transistor (Q1), wherein the current generating circuit generates a deactivation current (IDIS) which charges capacitances (CGSQ1, CGDQ1) in the transistor (Q1) very rapidly, so that the voltage (OUTLSB) on an input of the transistor (Q1) will increase to a deactivation level (VCCH). The inverting circuits coact with the semiconductor element (Q9) to activate or switch on the transistor (Q1), wherewith the semiconductor element generates an activation current (ICON) which charges the capacitances (CGSQ1, CGDQ1) in the transistor (Q1), so that the voltage (OUTLSB) on an input of the transistor (Q1) falls to an activation level (VREG).

Activation et désactivation d'un transistor (Q1) dans un étage final (10) tel qu'un étage final symétrique. L'étage final est compris dans un système d'attaque à alternance de tension connecté à une charge. Un circuit tampon d'attaque en courant (24) prévu dans le système d'attaque est connecté au transistor (Q1) et sert à activer et désactiver le transistor de manière à ne provoquer qu'une faible perte d'énergie dans ce dernier, même lorsque la charge est inductive. Le circuit tampon d'attaque en courant (24) comprend un premier circuit inverseur (Q3, Q4), un second circuit inverseur (Q5, Q6), un circuit générateur de courant (Q7, Q8) et un élément à semi-conducteurs (Q9). Les circuits inverseurs coopèrent avec le circuit générateur de courant (Q7, Q8) pour désactiver le transistor (Q1). A cet effet, le circuit générateur de courant produit un courant de désactivation (I¿DIS?) assurant la charge très rapide des capacités (C¿GSQ1?, C¿GDQ1?) dans le transistor (Q1), afin que la tension (OUTSLB) à une entrée du transistor (Q1) augmente jusq'à un niveau de désactivation (VCCH). Les circuits inverseurs coopèrent avec l'élément à semi-conducteurs (Q9) pour activer le transistor (Q1). A cet effet, l'élément à semi-conducteurs (Q9) produit un courant d'activation (I¿CON?) assurant la charge des capacités (C¿GSQ1?, C¿GDQ1?) dans le transistor (Q1), afin que la tension (OUTSLB) à une entrée du transistor (Q1) baisse jusqu'à un niveau d'activation (VREG).

Affiliated with

Also associated with

Rating

Method and apparatus in a semiconductor circuit does not yet have a rating. At this time, there are no reviews or comments for this patent.

If you have personal experience with Method and apparatus in a semiconductor circuit, we encourage you to share that experience with our LandOfFree.com community. Your opinion is very important and Method and apparatus in a semiconductor circuit will most certainly appreciate the feedback.

Rate now

Comments { 0 }

Profile ID: LFCA-PAI-O-1937132