H - Electricity – 04 – J
Patent
H - Electricity
04
J
H04J 3/08 (2006.01) G06F 5/10 (2006.01) H04J 3/06 (2006.01) H04J 3/07 (2006.01) H04J 3/16 (2006.01) H04J 14/08 (2006.01) H04L 25/05 (2006.01)
Patent
CA 2088156
An apparatus and method for transferring a data payload (SPE) from a first substantially SONET signal into a second substantially SONET signal of different frequency. A circuit (43a) for extracting the SPE bytes from the first SONET signal and sending the bytes, according to a first clock, to a FIFO (60) for storage; a circuit (47a) for obtaining the SPE bytes from the FIFO according to a second clock, for building the SPE into the second substantially SONET signal; and a circuit {70) for comparing the relative byte phases of the first and second clocks. To avoid read/write conflicts in the FIFO, the comparison circuit generates and sends a signal to the extracting circuit (34a) which causes the extracting circuit (34a) to change the byte phase at which bytes are sent to the FIFO. To adjust the SPE for frequency differences between the first and second substantially SONET signals, the comparison circuit (70) sends a signal to the circuit which builds the second SONET signal when the two SONET signals have slipped a byte relative to each other.
Procédé et appareil permettant de tranférer une charge utile de données (SPE) provenant d'un premier signal de réseau optique pratiquement synchrone (SONET) dans un deuxième signal de SONET ayant une frequence différente. Dans cet appareil, un circuit (34a) extrait les multiplets de la SPE du premier signal de SONET et envoie lesdits multiplets, suivant une première impulsion d'horloge, vers un système premier entré, premier sorti (FIFO) pour le stockage en mémoire; un deuxième circuit (47a) extrait les multiplets de la SPE du système FIFO suivant une deuxième impulsions d'horloge, pour incorporer la SPE dans le deuxième signal de SONET; et un troisième circuit (70) compare les phases de multiplets relatives des première et deuxième impulsions d'horloge. Pour éviter les problèmes conflictuels de lecture et d'écriture dans le système FIFO, le circuit comparateur génère un signal qu'il envoie au circuit extracteur (47a) et qui oblige ledit circuit extracteur (74a) à modifier la phase des multiplets à laquelle ces derniers sont envoyés au système FIFO. Pour ajuster la SPE aux différences de fréquence entre les premier et deuxième signaux de SONET, le circuit comparateur (70) envoie un signal au circuit qui incorpore le deuxième signal de SONET lorsque les deux signaux de SONET ont manqué un multiplet commun.
Parruck Bidyut
Upp Daniel C.
Smart & Biggar
Transwitch Corporation
LandOfFree
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