Method for fault handling in a converter circuit for...

H - Electricity – 02 – H

Patent

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H02H 7/122 (2006.01) H02M 7/48 (2006.01)

Patent

CA 2567817

A method for error handling in a converter circuit for wiring of three voltage levels is disclosed, whereby the converter circuit comprises a partial converter system (1), for each phase (R, S, T), in which an upper error current path (A), or a lower error current path (B) is detected in the partial converter system (1). The upper error current path (A) runs over the first, second, third and sixth power semiconductor switch (S1, S2, S3, S6) of the partial converter system (1), or over the first and fifth power semiconductor switch (S1, S5) of the partial converter system (1) and the lower error current path (B) runs over the second, third, fourth and fifth power semiconductor switch (S2, S3, S4, S5) of the partial converter system (1) or over the fourth and sixth power semiconductor switch (S4, S6) of the partial converter system (1) and, after a error switching sequence the power semiconductor switches (S1, S2, S3, S4, S5, S6) are switched. According to the invention, a phase-side short-circuit of all phases of the converter circuit may be avoided and hence a secure operational state for the converter circuit in the case of an error may be achieved, whereby after the error switch sequence in the case of detection of the upper or the lower error current path (A, B), the switch status of each power semiconductor switch (S1, S2, S3, S4, S5, S6) on said detection is fixed. Furthermore, on detection of the upper error current path (A), the first power semiconductor switch (S1) and then the third power semiconductor (S3) are switched off and, on detection of the lower error current path (B), the fourth power semiconductor switch (S4) and then the second power semiconductor (S2) are switched off.

L'invention concerne un procédé de traitement de défaut dans un circuit convertisseur pour la commutation de trois niveaux de tension, lequel circuit convertisseur présente un système convertisseur partiel (1) pour chaque phase (R, S, T), un trajet du courant de défaut supérieur (A) ou un trajet du courant de défaut inférieur (B) étant détecté dans le système convertisseur partiel (1), le trajet de courant de défaut supérieur (A) passant par un premier, deuxième, troisième et sixième commutateur à semiconducteur de puissance (S1, S2, S3, S6) du système convertisseur partiel (1) ou par le premier et cinquième commutateur à semiconducteur de puissance (S1, S5) du système convertisseur partiel (1), le trajet du courant de défaut inférieur (B) passant par le deuxième, troisième, quatrième et cinquième commutateur à semiconducteur de puissance (S2, S3, S4, S5) du système convertisseur partiel (1) ou par le quatrième et sixième commutateur à semiconducteur de puissance (S4, S6) du système convertisseur partiel (1) et ce commutateur à semiconducteur de puissance (S1, S2, S3, S4, S5, S6) étant commuté après une séquence de commutation de défaut. Afin d'éviter un court-circuit côté phase de toutes les phases du circuit convertisseur pour obtenir un état de fonctionnement fiable du circuit convertisseur en cas de défaut, le statut de commutation d'un commutateur à semiconducteur de puissance (S1, S2, S3, S4, S5, S6), effectif lors de la détection, est d'abord maintenu après la séquence de commutation de défaut si le trajet du courant de défaut supérieur ou inférieur (A, B) est détecté. De plus, si le trajet du courant de défaut supérieur (A) est détecté, le premier commutateur à semiconducteur de puissance (S1) puis le troisième commutateur à semiconducteur de puissance (S3) sont coupés et, si le trajet du courant de défaut inférieur (B) est détecté, le quatrième commutateur à semiconducteur de puissance (S4) puis le deuxième commutateur à semiconducteur de puissance (S2) sont coupés.

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