G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 17/50 (2006.01)
Patent
CA 2450135
What is disclosed is a method for budgeting timing in a hierarchically decomposed integrated circuit design, which includes: 1) optimizing at least one path through block pins, the optimization resulting in assigned gains for all the cells along said at least one path; 2) performing timing analysis on the at least one path, the timing analysis using the assigned gains in order to generate arrival times for signals at said block pins; and 3) deriving a timing budget by examining said estimated arrival times at said blocks pins.
L'invention concerne un procédé destiné à évaluer la synchronisation dans une conception de circuit intégré décomposé de manière hiérarchique qui consiste: 1) à optimiser au moins un chemin à travers des broches de bloc, cette optimisation résultant en des gains désignés pour toutes les cellules le long du/des chemins; 2) à mettre en oeuvre une analyse de synchronisation sur ce/ces chemins. Cette analyse de synchronisation utilisant les gains désignés afin de produire des heures d'arrivée pour les signaux au niveau des broches de bloc; et 3) à dériver une évaluation de synchronisation par examen de ces heures d'arrivée estimées au niveau des broches de bloc.
Burks Timothy M.
Riepe Michael A.
Savoj Hamid
Swanson Robert M.
Vahtra Karen E.
Gowling Lafleur Henderson Llp
Magma Design Automation Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1563795