G - Physics – 01 – R
Patent
G - Physics
01
R
G01R 31/3183 (2006.01) G01R 31/3177 (2006.01) G01R 31/3185 (2006.01)
Patent
CA 2152694
A method of identifying untestable faults in a logic circuit. A lead in the circuit is selected and the circuit is analyzed to determine which faults would be untestable if the selected circuit lead were unable to assume a logic 0 and which faults would be untestable if the selected circuit lead were unable to assume a logic 1. Faults that would be untestable in both (hypothetical) cases are identified as untestable faults. Faults which would be untestable if the selected lead were unable to assume a given value may be determined based on an implication procedure. The implication procedure comprises the forward propagation of uncontrollability indicators and the backward propagation of unobservability indicators. An uncontrollability indicator for the given value is assigned to the selected circuit lead and propagated forward through the circuit according to a set of well-defined propagation rules. In addition, unobservability indicators are generated in the circuit based on the propagation of uncontrollability indicators. These unobservabilityindicators are then propagated backward through the circuit. The (hypothetically) untestable faults are then determined based on the resultant indicators and their corresponding circuit leads. Untestable faults may be identified in a sequential circuit by generating an equivalent combinational iterative array circuit model for a fixed number of time frames. Faults that would be untestable in both (hypothetical) cases and which are located in the last (i.e., latest-in-time) time frame are identified as untestable faults.
Méthode d'identification de défaillances invérifiables dans un circuit logique. Un conducteur du circuit est choisi et le circuit est analysé afin de déterminer les défaillances qui seraient invérifiables si le conducteur choisi était incapable de prendre la valeur logique 0 et celles qui seraient invérifiables si ledit conducteur était incapable de prendre la valeur logique 1. Les défaillances qui seraient invérifiables dans les deux cas (hypothétiques) sont identifiées comme défaillances invérifiables. Celles qui le seraient si le conducteur choisi était incapable de prendre une valeur donnée peuvent être déterminées suivant une procédure d'implication. La procédure d'implication comprend la propagation vers l'avant d'indicateurs d'incontrôlabilité et la propagation vers l'arrière d'indicateurs d'inobservabilité. Un indicateur d'incontrôlabilité de la valeur donnée est affecté au conducteur choisi et propagé vers l'avant dans le circuit suivant un ensemble de règles de propagation bien définies. En outre, des indicateurs d'inobservabilité sont générés dans le circuit en fonction de la propagation des indicateurs d'incontrôlabilité. Ils sont ensuite propagés vers l'arrière dans le circuit. Les défaillances invérifiables (hypothétiques) sont ensuite déterminées en fonction des indicateurs résultants et des conducteurs de circuit correspondants. Les défaillances invérifiables peuvent être identifiées dans un circuit séquentiel par la génération d'un modèle de circuit combinatoire équivalent à itération pour un nombre fixe de trames de temps. Les défaillances qui seraient invérifiables dans les deux cas (hypothétiques) et qui sont présentes dans la dernière trame de temps (la plus récente) sont identifiées comme des défaillances invérifiables.
Abramovici Miron
Iyer Mahesh Anantharaman
At&t Corp.
Kirby Eades Gale Baker
LandOfFree
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