Method for identifying untestable & redundant faults in...

G - Physics – 01 – R

Patent

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G01R 31/3183 (2006.01) G01R 31/3185 (2006.01) G01R 31/3193 (2006.01)

Patent

CA 2159036

A method of identifying redundant and untestable faults in a sequential logic circuit. A lead in the circuit is selected and the circuit is analyzed to determine which faults would be hypothetically undetectable at a given time frame if the selected circuit lead were unable to assume a logic 0 at a starting time frame, and which faults would be hypothetically undetectable at the given time frame if the selected circuit lead were unable to assume a logic 1 at the starting time frame. Faults that would be undetectable at the given time frame in both hypothetical cases are identified as redundant and untestable faults. This analysis may be repeated for each of a plurality of time frames in a range of time frames which includes the starting time frame. Faults whose detection would not be possible if the selected lead were unable to assume a given value at the starting time frame may be determined based on a sequential implication procedure comprising the propagation of uncontrollability indicators and the backward propagation of unobservability indicators. An uncontrollability indicator for the given (0 or 1) value is assigned to the selected circuit lead and is propagated through the circuit and/or through a range of time frames according to a predetermined set of propagation rules. Unobservability indicators are generated in the circuit at various time frames based on the uncontrollability indicators, and these unobservabilityindicators are then propagated backward through the circuit and/or backward through the range of time frames, also in accordance with a predetermined set of propagation rules. The hypothetically undetectable faults are then defined based on the resultant indicators and their corresponding circuit leads and associated time frames.

L'invention est une méthode d'identification des défaillances redondantes et non vérifiables dans un circuit logique séquentiel. L'un des conducteurs du circuit est sélectionné et celui-ci est analysé pour déterminer quelles défaillances seraient hypothétiquement indétectables dans un créneau temporel donné si le conducteur sélectionné ne pouvait passer au niveau logique 0 dans le créneau temporel de départ, et quelles défaillances seraient hypothétiquement indétectables dans le créneau temporel donné si le conducteur sélectionné ne pouvait passer au niveau logique 1 dans le créneau temporel de départ. Les défaillances qui seraient indétectables dans le créneau temporel donné dans ces deux situations hypothétiques sont par définition des défaillances redondantes et non vérifiables. Cette analyse peut être répétée pour chaque créneau temporel faisant partie d'une pluralité de créneaux temporels dans une gamme de créneaux temporels qui comprend le créneau temporel de départ. Les défaillances dont la détection serait impossible si le conducteur sélectionné ne pouvait assumer une valeur donnée dans le créneau temporel de départ peuvent être déterminées au moyen d'une procédure d'implication séquentielle comportant la propagation d'indicateurs d'incontrôlabilité et la rétropropagation d'indicateurs d'inobservabilité. Un indicateur d'incontrôlabilité pour la valeur donnée (0 ou 1) est affecté au conducteur sélectionné du circuit et est transmis dans le circuit et/ou pour une gamme de créneaux temporels selon un ensemble de règles de transmission prédéterminé. Des indicateurs d'inobservabilité sont produits dans le circuit dans divers créneaux temporels à partir des indicateurs d'incontrôlabilité et ces indicateurs d'inobservabilité sont ensuite transmis en sens inverse dans le circuit et/ou pour la gamme des créneaux temporels, également selon un ensemble de règles de transmission prédéterminé. Les défaillances hypothétiquement indétectables sont alors définies d'après les indicateurs résultants ainsi que leurs conducteurs de circuit correspondants et les créneaux temporels connexes.

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