Method of making integrated circuits

Details Method of making integrated circuits Method of making integrated circuits

H - Electricity

01

L

H01L 21/306 (2006.01) H01L 21/304 (2006.01) H01L 21/3105 (2006.01) H01L 21/762 (2006.01) H01L 21/763 (2006.01)

Patent

CA 2125465

A method is provided for forming a fully planarized trench isolated region in a semiconductor substrate for an integrated circuit, for example, a trench isolated field oxide region, or a trench isolated semiconductor region in which thin film semiconductor devices are formed. Planarization is accomplished by a chemical mechanical polishing process in which coplanar layers of a chemical mechanical polish resistant material are provided in a centre region of wide trenches as well as on the semiconductor substrate surface adjacent the trenches. The chemical mechanical polish resistant layer in the centre region of a wide trench forms an etch stop to prevent dishing of layers filling the trench during overall wafer planarization by chemical mechanical polishing. The method is compatible with CMOS, Bipolar and Bipolar CMOS processes for submicron VLSI and ULSI integrated circuit structures.

L'invention est une méthode de construction de régions isolées par des tranchées entièrement planarisées dans le substrat semi-conducteur d'un circuit intégré, par exemple une région d'oxyde épais isolée par une tranchée, ou une région semi-conductrice isolée par une tranchée dans laquelle des dispositifs à semi-conducteur en couches minces sont formés. La planarisation est réalisée au moyen d'un processus de polissage chimio-mécanique dans lequel les couches coplanar d'un matériau résistant au polissage chimio-mécanique sont créés dans une région centrale de tranchées larges, ainsi que sur la surface du substrat semi-conducteur adjacente aux tranchées. La couche résistant au polissage chimio-mécanique de la région centrale de tranchées larges forme une couche de protection contre l'attaque à l'acide pour empêcher le bombage des couches qui remplissent les tranchées durant la planarisation de la plaquette par le polissage chimio-mécanique. Cette méthode est compatible avec les processus de fabrication de transistors CMOS, bipolaires et BICMOS dans les circuits intégrés VLSI et ULSI submicroniques.

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