G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 5/02 (2006.01) G06F 12/08 (2006.01)
Patent
CA 2348983
A novel chip layout for a network wherein pluralities of I/O data ports are each connected to transmit/receive SRAM buffer banks operable under arbitration units to access pluralities of internally cached DRAM banks via internal busses to enable switching data connections amongst all data ports through the appropriate buffers, the chip layout having, data ports substantially symmetrically placed with each data port connected to each arbitration unit and each transmit/receive buffer bank, and with each data port enabled to write into any DRAM bank, with the connections being effected such that each data port is substantially symmetric with respect to DRAM bank, arbitration unit and transmit/receive buffer banks and busses; and with timing clocks centrally placed on the chip to minimize clock skew by symmetric clock distribution.
Cette invention se rapporte à un nouveau plan d'implantation de circuit intégré pour un réseau dans lequel plusieurs ports d'entrée/sortie sont chacun connectés à des blocs de tampons SRAM de transmission/réception, qui peuvent être exploités sous le contrôle d'unités d'arbitrage en vue d'accéder à plusieurs blocs de DRAM cache internes via des bus internes, pour qu'il soit possible de commuter les connexions données entre l'ensemble des ports d'entrée/sortie par l'intermédiaire des tampons appropriés, ce plan d'implantation de circuit intégré disposant de ports d'entrée/sortie agencés de manière pour ainsi dire symétrique entre eux, où chaque port d'entrée/sortie est connecté à chaque unité d'arbitrage et à chaque bloc de tampons de transmission/réception et/ou chaque port d'entrée/sortie est autorisé à écrire dans n'importe lequel des blocs DRAM, où les connexions sont effectuées de telle manière que chaque port d'entrée/sortie est pour ainsi dire symétrique par rapport au bloc DRAM, à l'unité d'arbitrage et aux blocs de tampons de transmission/réception et aux bus; et où des horloges de temporisation sont disposées au centre du circuit intégré, afin de réduire au minimum, par une distribution symétrique des horloges toute obliquité des horloges.
Chatter Mukesh
Opalka Zbigniew
Soman Satish
Macrae & Co.
Nexabit Networks Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1665144