Multi-bit delta-sigma analog-to-digital converter with error...

H - Electricity – 03 – M

Patent

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H03M 1/06 (2006.01) H03M 3/04 (2006.01)

Patent

CA 2459180

A quantizer adapted for use with a delta-sigma analog-to-digital converter. The quantizer includes first and second comparators adapted to compare an input analog signal to a threshold and provide a digital output in response thereto. First and second thresholds are provided to the first and second comparators respectively. In accordance with the present teachings, a mechanism is provided for changing the thresholds to minimize conversion errors. While the mechanism for changing the thresholds may be implemented with resistive and/or capacitive ladders, in the illustrative embodiment, digital-to-analog converters are utilized. The DACs are driven by error shaping logic. The inventive quantizer allows for an improved delta-sigma analog-to-digital converter design which combines an ADC and a DAC. The DAC reconstructs the analog equivalent of the digital output of the ADC. The ADC is a flash converter consisting of one comparator per threshold. The DAC operates by summing the outputs of a set of nominally identical unit elements. The DAC has the same number of elements as there are comparators in the flash ADC and each comparator drives one element of the DAC. A novel feature is that the thresholds of the comparators in the ADC can individually be dynamically adjusted, so that the correspondence between an element of the DAC and a particular threshold of the ADC can be varied from sample to sample under the control of logic circuitry. This arrangement allows the correspondence between DAC elements and ADC thresholds to be remapped without introducing any additional delay into the signal path between the ADC and the DAC. In a high speed continuous-time delta sigma modulator, this allows randomization or shaping of the mismatch errors of the DAC elements to be achieved without incurring any penalty in sample rate, nor adding any excess delay into the loop that might destabilize or otherwise degrade the operation of the modulator.

L'invention porte sur un quantificateur adapté pour être utilisé avec un dénumériseur delta-sigma. Ce quantificateur comprend des premier et second comparateurs adaptés pour comparer un signal analogique d'entrée à un seuil et générer en réponse une sortie numérique. Des premier et second seuils sont créés par rapport aux premier et second comparateurs. Selon l'invention, un mécanisme st prévu pour modifier les seuils afin de minimiser les erreurs de conversion. Le mécanisme de modification des seuils peut être implémenté avec des échelles résistives et/ou capacitives, et dans la réalisation illustrée, on utilise des dénumériseurs qui sont commandés par une logique de mise en forme en cas d'erreur. Le quantificateur de l'invention offre une conception améliorée de dénumériseur delta-sigma qui combine un dénumériseur et un numériseur. Le numériseur reconstruit l'équivalent analogique de la sortie numérique du dénumériseur. Le dénumériseur est un convertisseur parallèle comprenant un comparateur par seuil. Le numériseur totalise les sorties d'un ensemble d'éléments unitaires nominalement identiques et a le même nombre d'éléments que le nombre de comparateurs du dénumériseur parallèle, chaque comparateur commandant un élément du numériseur. Une nouvelle caractéristique est que les seuils des comparateurs du dénumériseur peuvent être individuellement ajustés de manière dynamique de sorte que la correspondance entre un élément du numériseur et un seul particulier du dénumériseur puissent varier d'un échantillon à l'autre sous la commande d'un circuit logique. Cet agencement permet la correspondance entre des éléments du numériseur et des seuils du dénumériseur devant être remappés sans introduire de retard supplémentaire dans le trajet du signal entre le dénumériseur et le numériseur. Dans un modulateur delta sigma haute vitesse et continu dans le temps, cela permet de réaliser la randomisation ou mise en forme des erreurs de désadaptation des éléments du numériseur sans de pénalité dans une fréquence d'échantillonnage, ni ajouter un retard excédentaire dans le circuit, ce qui pourrait déstabiliser ou entraver le fonctionnement du modulateur.

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