G - Physics – 06 – N
Patent
G - Physics
06
N
G06N 3/02 (2006.01) G06N 3/10 (2006.01)
Patent
CA 2272621
A multi-kernel neural network computing architecture configured to learn correlations among feature values (34, 38) as the network monitors and imputes measured input values (30) and also predicts future output values (46). This computing architecture, referred to as a concurrent-learning information processor (CIP 10), includes a multi-kernel neural network array (14) with the capability to learn and predict in real time. The CIP (10) also includes a manager (16) and an input-output transducer (12) that may be used for input-output refinement. These components allow the computing capacity of the multi-kernel array (14) to be re-assigned in response to measured performance or other factors. The output feature values (46) computed by the multi-kernel array (14) and processed by an output processor (44) of the transducer (12) are supplied to a response unit (18) that may be configured to perform a variety of monitoring, forecasting, and control operations in response to the computed output values. Important characteristics of the CIP (10), such as feature function specifications (35 and 49), connection specifications (42), learning weight schedules (55), and the like may be set by a technician through a graphical user interface (20). Refinement processes also allow the CIP (10) to be reconfigured in accordance with user commands for application to different physical applications.
L'invention concerne une architecture informatique de réseau neuronal à noyaux multiples, configurée de manière à apprendre des corrélations entre des valeurs caractéristiques (34, 38) à mesure que le réseau surveille et impute des valeurs d'entrée (30) mesurées et prévoit aussi des valeurs de sortie (46) futures. Cette architecture informatique, désignée sous le nom de processeur d'informations à apprentissage concurrentiel (PIC 10), comprend un réseau (14) neuronal à noyaux multiples susceptible d'apprendre et de prévoir en temps réel. Le PIC (10) comprend également un gestionnaire (16) et un transducteur (12) entrée-sortie susceptible d'être utilisé pour un affinement d'entrée-sortie. Ces composants permettent de réorganiser la capacité de calcul du réseau (14) à noyaux multiples en réponse aux performances mesurées ou à d'autres facteurs. Les valeurs caractéristiques de sortie (46) calculées par le réseau (14) à noyaux multiples et traitées par un processeur (44) de sortie du transducteur (12) sont fournies à une unité (18) de réponse qui peut être configurée pour effectuer plusieurs opérations de contrôle, de prévision et de commande en réponse aux valeurs de sortie calculées. Des caractéristiques importantes du PIC (10), telles que des spécifications de fonctions (35 et 49) caractéristiques, des spécifications de connexions (42), des tables (55) de charge d'apprentissage, et d'autres caractéristiques similaires peuvent être déterminées par un technicien au moyen d'une interface (20) utilisateur graphique. Des procédés d'affinage permettent également de reconfigurer le PIC (10) conformément aux demandes des utilisateurs, en vue de leur utilisation dans différentes applications physiques.
Finlayson & Singlehurst
Jannarone Robert J.
Netuitive Inc.
LandOfFree
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