H - Electricity – 01 – L
Patent
H - Electricity
01
L
H01L 27/108 (2006.01) H01L 21/28 (2006.01) H01L 21/8247 (2006.01) H01L 27/105 (2006.01) H01L 27/115 (2006.01) H01L 29/76 (2006.01) H01L 29/788 (2006.01)
Patent
CA 2508810
A multi-level non-volatile memory transistor (33) is formed in a semiconductor substrate (57). A conductive polysilicon control gate (51; 62) having opposed sidewalls is insulatively spaced (56) just above the substrate. Conductive polysilicon spacers (53, 55;91, 93) are separated from the opposed sidewalls by thin tunneloxide (59; 74). Source and drain implants (61, 63; 101, 103) are beneath or slightly outboard of the spacers. Insulative material (104, 109) is placed over the structure with a hole (125) cut above the control gate for contact by a gate electrode (127) connected to, or part of, a conductive word line. Auxiliary low voltage transistors (23-26) which may be made at the same time as the formation of the memory transistor apply opposite phase clock pulses((~1, p2) to source and drain electrodes so that first one side of the memory transistor may be written to, or read, then t he other side.
Un transistor (33) à mémoire non volatile multiniveau est formé dans un substrat semi-conducteur (57). Une grille de commande (51, 62) conductrice en polysilicium, qui possède des parois latérales opposées, est espacée et isolée (56) du substrat en étant placée juste au-dessus de ce dernier. Des entretoises (53, 55, 91, 93) conductrices en polysilicium sont séparées des parois latérales opposées par un oxyde tunnel (59, 74) fin. Des implantations de source et de drain (61, 63, 101, 103) sont placées en dessous ou légèrement à l'extérieur des entretoises. Une matière isolante (104, 109) est placée par-dessus la structure, un trou (125) étant ménagé au-dessus de la grille de commande pour permettre un contact avec une électrode de grille (127), ladite électrode étant reliée, au moins en partie, à un canal mot conducteur. Des transistors à faible tension (23-26) auxiliaires, qui peuvent être fabriqués en même temps que le transistor à mémoire, appliquent des impulsions d'horloge (f1, f 2) de phases opposées aux électrodes de source et de drain, de façon que les opérations d'écriture ou de lecture s'effectuent d'abord sur un côté du transistor à mémoire, puis sur l'autre côté.
Atmel Corporation
Smart & Biggar
LandOfFree
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Profile ID: LFCA-PAI-O-2019672