Multiplexing process for an asynchronous transfer mode...

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H - Electricity

04

L

H04L 12/56 (2006.01) H04Q 11/04 (2006.01)

Patent

CA 2179427

Ce procédé consiste à placer comme charge utile dans une suite de cellules (CL1, CL2, CL3, ...) supportant une même voie logique, une suite de conteneurs d'information (CT1, CT2, CT3, ...) supportant cette même voie logique, chaque conteneur comportant une charge utile (LD1, LD2, LD3, ...) qui est un quantité d'information supérieure à celle de la charge utile (PL1, PL2, PL3, ...) de charge cellule. Dans un mode de réalisation préférentiel, la charge utile de chaque conteneur est composite. Elle comporte des échantillions de voie numériques synchrones classiques et des micropaquets de données qui sont munis chacun d'une étiquette indiquant une voie logique et la longueur de ce paquet.

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