G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/76 (2006.01) G06F 12/00 (2006.01) G06F 13/00 (2006.01)
Patent
CA 2515283
A multiprocessor computer architecture incorporating a plurality of programmable hardware memory algorithm processors (MAPs) in the memory subsystem. The MAP may comprise one or more field programmable gate arrays (FPGA), which function to perform identified algorithms in conjunction with, and tightly coupled to a microprocessor and each MAP is globally accessible by all of the system processors for the purpose of executing user definable algorithms. A circuit within the MAP signals when the last operand has completed its flow thereby allowing a given process to be interrupted and thereafter restarted. Through the use of read only memory (ROM), located adjacent to the FPGA, a user program may use a single command to select one of several possible pre-loaded algorithms thereby decreasing system configuration time. A computer system structure MAP may function in normal or direct memory access (DMA) modes of operation and in the later mode, one device may feed results directly to another thereby allowing pipelining or parallelizing execution of the user defined algorithm. The system also provides a user programmable performance monitoring capability and utilizes parallelizer software to automatically detect parallel regions of the user applications containing algorithms that can be executed in the programmable hardware.
Cette invention concerne une architecture d'ordinateur multiprocesseur incorporant plusieurs processeurs algorithmiques de mémoire (MAP) de matériel programmable dans le sous-système de la mémoire. Les processeurs MAP peuvent contenir un ou plusieurs réseaux de portes programmables par l'utilisateur (FPGA) qui fonctionnent de façon à exécuter des algorithmes identifiés en association et en relation étroite avec un microprocesseur, et chaque processeur MAP est globalement accessible par tous les processeurs système pour permettre l'exécution des algorithmes définissables par l'utilisateur. Un circuit contenu dans le processeur MAP signale à quel moment la dernière opérande a terminé son opération, permettant ainsi d'interrompre puis de redémarrer un processus donné. Grâce à l'utilisation d'une mémoire morte (ROM) située à côté du réseau FPGA, un programme d'utilisateur peut utiliser une seule instruction pour sélectionner l'un des algorithmes préchargés possibles, réduisant ainsi le temps de reconfiguration système. Une structure de mémoire système d'ordinateur MAP, présentée ici, peut fonctionner en mode d'accès mémoire directe (DMA) ou normal et, dans ce dernier mode, un dispositif peut acheminer les résultats directement à un autre dispositif, ce qui permet l'exécution simultanée ou en parallèle d'un algorithme défini par l'utilisateur. Ce système offre également une capacité de surveillance des performances programmable par l'utilisateur et il utilise un logiciel de mise en parallèle pour détecter automatiquement les régions parallèles des applications utilisateur contenant des algorithmes qui peuvent être exécutés dans le matériel programmable.
Huppenthal Jon M.
Leskar Paul A.
Gowling Lafleur Henderson Llp
Src Computers Inc.
LandOfFree
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