G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 16/14 (2006.01) G11C 16/24 (2006.01)
Patent
CA 2701625
A NAND flash memory bank having a plurality of bitlines of a memory array connected to a page buffer, where NAND cell strings connected to the same bitline are formed in at least two well sectors. At least one well sector can be selectively coupled to an erase voltage during an erase operation, such that unselected well sectors are inhibited from receiving the erase voltage. When the area of the well sectors decrease, a corresponding decrease in the capacitance of each well sector results. Accordingly, higher speed erasing of the NAND flash memory cells relative to a single well memory bank is obtained when the charge pump circuit drive capacity remains unchanged. Alternately, a constant erase speed corresponding to a single well memory bank is obtained by matching a well segment having a specific area to a charge pump with reduced drive capacity. A reduced drive capacity charge pump will occupy less semiconductor chip area, thereby reducing cost.
L'invention concerne un bloc de mémoire flash NON-ET doté d'une pluralité de lignes de bits d'une matrice de mémoire reliée à un tampon de page, des chaînes de cellules NON-ET reliées à la même ligne de bits étant formées dans au moins deux secteurs de puits. Au moins un secteur de puits peut être sélectivement couplé à une tension d'effacement pendant une opération d'effacement, de telle sorte que les secteurs de puits non sélectionnés ne puissent pas recevoir la tension d'effacement. Lorsque la surface des secteurs de puits diminue, il s'ensuit une diminution correspondante de la capacitance de chaque secteur de puits. En conséquence, on obtient un effacement plus rapide des cellules NON-ET de mémoire flash relatives à un bloc de mémoire mono-puits lorsque la capacité de pilotage du circuit de pompage de charge reste inchangée. En variante, on obtient une vitesse constante d'effacement correspondant à un bloc de mémoire mono-puits par appariement d'un segment de puits présentant une aire spécifique à un pompage de charge de capacité de pilotage réduite. Ce dernier occupera une surface moindre sur la puce en semiconducteur, réduisant ainsi le coût.
Mosaid Technologies Incorporated
Sumi Shuji
LandOfFree
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Profile ID: LFCA-PAI-O-1622048