Narrow band receiver

Details Narrow band receiver Narrow band receiver

H - Electricity

04

L

H04L 7/04 (2006.01)

Patent

CA 2670968

Embodiments of the invention relate to RF receiver technology and are particularly concerned with aspects of decoding data received at low data rates. In one arrangement, an RF receiver comprises a signal processor arranged to perform a method of decoding data contained within a signal that comprises a set of slots, at least one said slot comprising a preamble portion and a payload portion and being transmitted at a predetermined transmission frequency. The signal processor is arranged to perform a first process to derive timing data from the preamble portion and perform a second process to extract information from the payload portion, the second process being triggered from said timing data derived from the first process. The preamble portion comprises at least a first sequence of data and a second sequence of data, and the second sequence is the inverse of the first sequence. In preferred embodiments the first process comprises identifying a transition between said first and second sequences of data and deriving said timing data from the identified transition. The sequences of data can be embodied as a repeating pattern comprising at least two elements, e.g. first sequence can comprise 24 pairs of {1, 0} "dotting" and the second sequence can comprise 8 pairs of {0, 1} "anti- dotting". This transposition, or interface, between the first and second sequences is identified by components of the signal processor, and enables the receiver to identify bit timing associated with the preamble.

Des modes de réalisation de l'invention ont trait à la technologie des récepteurs RF et, en particulier, aux aspects du décodage des données reçues avec un faible débit binaire. Dans un mécanisme, un récepteur RF comprend un processeur de signaux conçu pour mettre en oeuvre un procédé de décodage des données contenues dans un signal comportant un ensemble d'intervalles de temps, l'un des intervalles au moins comprenant une partie préambule et une partie données utiles et étant transmis à une séquence de transmission prédéterminée. Le processeur de signaux est conçu pour mettre en oeuvre un premier processus qui consiste à dériver des données de synchronisation de la partie préambule, et pour mettre en oeuvre un second processus qui consiste à extraire des informations présentes dans les données utiles, le second processus étant déclenché par les données de synchronisation dérivées du premier processus. La partie préambule comprend au moins une première séquence de données et une seconde séquence de données, la seconde séquence étant l'inverse de la première séquence. Dans des modes de réalisation préférés, le premier processus consiste à identifier une transition entre la première et la seconde séquence de données et à dériver les données de synchronisation de la transition identifiée. Les séquences de données peuvent se présenter sous la forme d'un motif répétitif comprenant au moins deux éléments, p.ex., une première séquence peut comprendre 24 paires de suites de points {1, 0} et la seconde séquence peut comprendre 8 paires de suites inverses de points {0, 1}. Cette transposition, ou interface, entre la première et la seconde séquence est identifiée par des composants du processeur de signaux, et permet au récepteur d'identifier le rythme de bits associé au préambule.

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