G - Physics – 11 – C
Patent
G - Physics
11
C
G11C 7/06 (2006.01)
Patent
CA 2096169
A static RAM cell having first and second differentially connected lines reads binary information stored in the cell by providing a current through the cell and the first line to read a binary "1" or through the cell and the second line to read a binary "0". First and second transistors in a pre-amplifier respectively connected in the first and second lines provide outputs respectively representing a binary "1" and a binary "0". The first and second transistors pass control currents respectively through third and fourth transistors to produce bias currents in one of the first and second transistors when reading currents are not passing through that transistor and the cell. The control of the third and fourth transistors increases the frequency at which information is read from the cell and is amplified. In this improvement, the bias current in the line providing an output at each instant is reduced by respectively providing a negative feedback from the outputs (e.g. the drains) of the first and second transistors to control the inputs (e.g. the gates) of the third and fourth transistors. This reduces power losses while increasing the frequency at which binary information is read from the cell. The frequency may be further increased by including an impedance in the control circuitry to the third and fourth transistors to delay the response of the third and fourth transistors. Pairs of pre-amplifiers for different bit and word lines may be connected in parallel to provide further increases in the frequency response and further power losses.
L'invention est une cellule RAM ayant une première et une seconde ligne connectées différentiellement qui lit les informations qu'elle contient, un courant traversant cette cellule et la première ligne pour la lecture des bits 1 et un courant traversant cette cellule et la seconde ligne pour la lecture des bits 0. Un premier et un deuxième transistor d'un préamplificateur, qui sont respectivement connectés à la première et à la seconde ligne, fournissent des signaux de sortie qui représentent respectivement le bit 1 et le bit 0. Ce premier et ce deuxième transistor transmettent respectivement des courants de commande à un troisième et à un quatrième transistor pour produire des courants de polarisation dans l'un des deux premiers transistors en l'absence de courants de lecture dans ce transistor et dans la cellule. La commande du troisième et du quatrième transistor augmente la fréquence à laquelle l'information est lue dans la cellule et amplifiée. Dans cette amélioration, on réduit le courant de polarisation dans la ligne fournissant un signal de sortie à chaque instant en créant une contre-réaction à partir des sorties (c.-à-d. des drains) du premier et du second transistor pour contrôler les entrées (c.-à-d. les grilles) du troisième et du quatrième transistor. Ceci réduit les pertes d'énergie tout en augmentant la fréquence à laquelle les informations binaires sont lues dans la cellule. On peut accroître cette fréquence encore plus en introduisant une impédance dans le circuit de commande des troisième et quatrième transistors pour retarder la réponse de ces derniers. Des paires de préamplificateurs pour des lignes bit et des lignes mot différentes peuvent être connectées en parallèle pour accroître la fréquence encore plus et réduire encore plus les pertes d'énergie.
Borden Ladner Gervais Llp
Brooktree Corporation
LandOfFree
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Profile ID: LFCA-PAI-O-1595269