Outer encoder and outer encoding method thereof

Details Outer encoder and outer encoding method thereof Outer encoder and outer encoding method thereof

H - Electricity

04

N

H04N 7/12 (2006.01)

Patent

CA 2625007

An outer encoder includes a bit detector that receives a turbo stream provided with a parity insertion region and that detects data bits from the turbo stream, an encoder that convolution-encodes the detected data bits, and a bit inserter that inserts an encoded value outputted from the encoder into the parity insertion region in the turbo stream. The encoder includes a first register; a second register, in which when a bit value is stored in the first register, a stored value pre-stored in the first register is shifted and stored; a third register, in which when a bit value is stored in the second register, a stored value pre-stored in the second register is shifted and stored; a first adder adding the input bit value, the stored value pre-stored in the first register, and the stored value pre-stored in the third register, and storing the resultant value of addition in the first register, if a specified bit is inputted; and a second adder adding the input bit value, the stored value pre-stored in the first register, and the stored value pre-stored in the second register to output the resultant value of addition. Accordingly, only the turbo stream in the dual transport stream is robustly processed.

Un codeur externe comprend un détecteur de bits qui reçoit un flux turbo pourvu d'une région d'insertion de parité et qui détecte des bits de données à partir du flux turbo, un codeur qui effectue un codage de convolution des bits de données détectés, et un dispositif d'insertion de bits qui insère une valeur codée générée par le codeur dans la région d'insertion de parité du flux turbo. Le codeur comprend un premier registre; un second registre dans lequel, lorsqu'une valeur binaire est stockée dans le premier registre, un valeur stockée, préstockée dans le premier registre, est décalée et stockée; un troisième registre dans lequel, lorsqu'une valeur binaire est stockée dans le second registre, une valeur stockée, préstrockée dans le second registre, est décalée et stockée; un premier additionneur ajoutant la valeur binaire d'entrée, la valeur stockée, préstockée dans le premier registre, et la valeur stockée, préstockée dans le troisième registre, et stockant la valeur résultante de l'addition dans le premier registre, si un bit déterminé est introduit; et un second additionneur ajoutant la valeur binaire d'entrée, la valeur stockée, préstockée dans le premier registre, et la valeur stockée, préstockée dans le second registre pour générer la valeur résultante de l'addition. En conséquence, seul le flux turbo du double flux de transport est traité de manière robuste.

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