Page mode erase in a flash memory array

Details Page mode erase in a flash memory array Page mode erase in a flash memory array

G - Physics

11

C

G11C 16/00 (2006.01) G11C 16/16 (2006.01)

Patent

CA 2317576

In a sector in a flash memory array PAGE ERASE and MULTIPLE PAGE ERASE modes of operation are provided. In the PAGE ERASE and MULTIPLE PAGE ERASE modes of operation, a preferred tunneling potential of approximately-10 Volts is applied to the gates of the flash memory cells on the row or rows being selected for erasure, and the bitlines connected to the drains of the flash memory cells are driven to a preferred voltage of approximately 6.5 Volts. To reduce the unintended erasure of memory cells in rows other than the selected row or rows a preferred bias voltage of approximately 1 to 2 Volts is applied to the gates of all the flash memory cells in the rows other than the selected row or rows.

L'invention se rapporte aux modes de fonctionnement EFFACEMENT DE PAGE et EFFACEMENT DE MULTIPLES PAGES dans un secteur d'une matrice de mémoire flash. Dans ces modes de fonctionnement, un potentiel produit par effet tunnel et de l'ordre de 10 volts est de préférence appliqué aux grilles des cellules de la mémoire flash sur la ou les lignes sélectionnées pour l'effacement, et les lignes de bits reliées aux drains des cellules de la mémoire flash sont attaquées à un potentiel préféré de l'ordre de 6,5 volts. De manière à réduire les possibilités d'effacement non intentionnel de cellules de mémoire sur des lignes autres que la ou les lignes sélectionnées, on applique de préférence une tension de polarisation comprise approximativement entre 1 et 2 volts aux grilles de toutes les cellules de la mémoire flash sur les lignes autres que la ou les lignes sélectionnées.

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