Partial block erase architecture for flash memory

Details Partial block erase architecture for flash memory Partial block erase architecture for flash memory

G - Physics

11

C

G11C 16/16 (2006.01) G11C 7/20 (2006.01) G11C 8/14 (2006.01) G11C 16/02 (2006.01) G11C 16/08 (2006.01)

Patent

CA 2678886

A method and system for increasing the lifespan of a flash memory device by selectively erasing sub-blocks of a memory block. Each physical memory block of the flash memory device is dividable into at least two logical sub-blocks, where each of the at least two logical sub-blocks is erasable. Therefore, only the data of the logical sub-block is erased and reprogrammed while unmodified data in the other logical sub-block avoids unnecessary program/erase cycles. The logical sub-blocks to be erased are dynamically configurable in size and location within the block. A wear leveling algorithm is used for distributing data throughout the physical and logical sub-blocks of the memory array to maximize the lifespan of the physical blocks during programming and data modification operations.

Procédé et système destinés à augmenter la durée de vie d'un circuit de mémoire flash par effacement sélectif des sous-blocs d'un bloc de mémoire. Chaque bloc de mémoire physique du circuit de mémoire flash est divisible en au moins deux sous-blocs logiques, chacun de ces sous-blocs logiques étant effaçable. Par conséquent, seules sont effacées les données d'un sous-bloc logique, qui sont reprogrammées, alors que les données non modifiées de l'autre sous-bloc logique évitent des cycles superflus de programmation/effacement. Les sous-blocs logiques à effacer sont configurables dynamiquement en taille et emplacement dans le bloc. Un algorithme de nivellement d'utilisation est utilisé pour distribuer les données à travers les sous-blocs physiques et logiques de la matrice de mémoire afin de maximiser la durée de vie des blocs physiques durant les opérations de programmation et de modification des données.

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