Partial-scan built-in self-test technique

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G - Physics

01

R

G01R 31/3185 (2006.01) G06F 11/27 (2006.01)

Patent

CA 2079286

Testing of an integrated circuit (10), configured of a plurality of flip-flops (14 1 - 14n), at least a portion of which are arranged in a scan chain (16 1 -16k), is carried out by replacing each self-looping, non-scan chain flip-flop (14 6) with an initializable non-scan flip-flop (64). The integrated circuit (10), including each initializab1e flip-flop (64) therein, is then initialized prior to placing the integrated circuit in a non-operational mode. During the non-operational mode, a first test vector is shifted through the scan chain flip-flops, causing each to shift out a bit previously latched therein. The integrated circuit (10)) is then returned to an operational mode, after which time, a second test vector is applied to its inputs, causing a response to appear at its outputs, and also causing a bit to be shifted into each scan chain flip-flop. The response of the integrated circuit is compacted with the bits shifted from the scan chain flip-flops. By repeating this process for apredetermined number of cycles, a very high indication of the faults in the circuit can be had.

La vérification d'un circuit intégré (10) constitué d'une pluralité de bascules (14 1 - 14 n) dont certains au moins sont montés en chaîne de test (16 1 - 16 k) se fait en remplaçant chaque bascule à bouclage automatique ne faisant pas partie de la chaîne de test (14 6) par une bascule initialisable ne faisant pas partie de la chaîne de test (64). Le circuit intégré (10), y compris chaque bascule initialisable (64) qu'il contient, est ensuite initialisé avant d'être mis en mode non opérationnel. En mode non opérationnel, un premier vecteur de test balaye les bascules de la chaîne de test et chacune de ces bascules expulse un bit qui avait été verrouillé antérieurement. Le circuit intégré (10) est ensuite remis en mode opérationnel après quoi un second vecteur de test est appliqué à ses entrées, ce qui provoque une réponse à ses sorties, ainsi que l'introduction d'un bit dans chacune des bascules de la chaîne de test. La réponse de ce circuit intégré est compactée avec les bits extraits des bascules de la chaîne de test. On peut localiser les défaillances du circuit avec une très grande précision en répétant ce cycle un nombre prédéterminé de fois.

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