Phase-locking process and loop using said process

Details Phase-locking process and loop using said process Phase-locking process and loop using said process

H - Electricity

03

L

H03L 7/16 (2006.01) H03L 7/087 (2006.01)

Patent

CA 2177728

The invention relates to locking the phase of an output signal (Ys) in relation to an input signal (Ye). A first frequency correction signal (Yr1) is obtained by integrating a signal representing an offset of the said phase in relation to a reference defined by the input signal. Then it cooperates with a second frequency correction signal (Yr2) to correct the frequency of an oscillator (VC0) supplying the output signal. The said second frequency correction signal is obtained with the aid of an adjustment signal (Yg) by integrating an offset of the first frequency correction signal (Yr1) in relation to the said adjustment signal. The latter can itself be obtained by integrating a frequency offset. The invention applies notably to telecommunications systems.

L'invention concerne le verrouillage de la phase d'un signal de sortie (Ys) par rapport à un signal d'entrée (Ye). Un premier signal de correction de fréquence (Yr1) est obtenu par intégration d'un signal représentatif d'un écart de ladite phase par rapport à une référence définie par le signal d'entrée . Puis il coopère avec un deuxième signal de correction de fréquence (Yr2) pour corriger la fréquence d'un oscillateur (VC0) fournissant le signal de sortie. Ce deuxième signal de correction de fréquence est obtenu avec l'aide d'un signal de réglage (Yg) par intégration d'un écart du premier signal de correction de fréquence (Yr1) par rapport à ce signal de réglage. Ce dernier peut lui-même être obtenu par intégration d'un écart de fréquence . L'invention s'applique notamment aux systèmes de télécommunications.

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