H - Electricity – 03 – L
Patent
H - Electricity
03
L
H03L 7/087 (2006.01) H03L 7/091 (2006.01) H03L 7/113 (2006.01) H04L 7/033 (2006.01)
Patent
CA 2467439
In a phase sync circuit (40) which extracts a clock signal CK from a data signal D in a random NRZ format, particularly in a phase sync circuit (40) of a dual loop configuration including both a phase comparison circuit (81) and a frequency comparison circuit (10), a phase sync circuit (40) capable of achieving both broadening of the capture range and extraction of a high-quality clock signal without requiring any reference clock signal is provided. A clock signal Ca, another clock signal Cb having a phase delayed by an approximately 1/4 period from the clock signal Ca and the data signal D are input to the frequency comparison circuit (10) to output a logical value according to the high-low relationship between the frequency of the clock signal and the bit rate of the data signal D. This logical value is fed back by a frequency comparison loop F2 to bring the frequency of the clock signal CK close to the bit rate of the data signal D without requiring any reference clock signal, thus achieving both broadening of the capture range and extraction of a high-quality clock signal.
L'invention concerne un circuit de synchronisation de phase (40) permettant d'extraire un signal d'horloge CK d'un signal de données D de format NRZ aléatoire et, plus précisément, un circuit de synchronisation de phase (40) à double boucle, constitué d'un circuit de comparaison de phase (81) et d'un circuit de comparaison de fréquence (10). Le circuit de synchronisation de phase (40) permet de réaliser une extraction avec une large plage de synchronisation et un facteur de qualité élevé, sans qu'il ne faille utiliser un signal d'horloge de référence. Le procédé de mise en oeuvre de ce circuit consiste à introduire un signal d'horloge Ca, un autre signal d'horloge Cb présentant un déphasage d'environ à par rapport au signal d'horloge Ca, ainsi qu'un signal de données D, dans un circuit de comparaison de fréquence (10), pour produire une valeur logique correspondant au rapport de grandeur entre les fréquences desdits signaux d'horloge et le débit binaire du signal de données D. Le procédé consiste ensuite à soumettre cette valeur logique à une contre-réaction par une boucle de comparaison de fréquence F2. Le circuit de synchronisation permet ainsi de rapprocher la fréquence du signal d'horloge CK du débit binaire du signal de données D, sans utiliser un signal d'horloge de référence, et de réaliser une extraction avec une large plage de synchronisation et un facteur de qualité élevé, d'un signal d'horloge.
Takeo Yasuhito
Tobayashi Masatoshi
Toyoda Nobuhiro
Kirby Eades Gale Baker
Ntt Electronics Corporation
LandOfFree
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Profile ID: LFCA-PAI-O-1754044