Pixel engine data caching mechanism

Details Pixel engine data caching mechanism Pixel engine data caching mechanism

G - Physics

06

F

G06F 12/12 (2006.01) G06F 9/38 (2006.01) G06F 12/08 (2006.01)

Patent

CA 2249392

A pipeline processor (205) in a graphics computer system (201) is provided with a data caching mechanism (215) which supplies requested data to one of the stages in the pipeline processor after a request from a prior stage in the pipeline processor. With the sequential nature of the pipeline processor (205), a prior stage which knows in advance the data which will be requested by a subsequent stage can make a memory request to the disclosed data caching mechanism (215). When processing reaches the subsequent stage in the pipeline processor (205), the displayed data caching mechanism (215) provides the requested data to the subsequent processing stage with minimal or no lag time from memory access. In addition, the disclosed data caching mechanism (215) features an adaptive cache memory (315) which is optimized to provide maximum performance based on the particular mode in which the associated pipeline processor is operating.

Un processeur pipeline (205) dans un système d'ordinateur graphique (201) est doté d'un mécanisme (215) de mise en antémémoire de données fournissant les données demandées à un des étages du processeur pipeline lors d'une demande émanant d'un étage précédent, dans le processeur pipeline. Etant donné la nature séquentielle du processeur pipeline (205), un étage antérieur connaissant d'avance les données qui seront demandées par un étage suivant peut effectuer une demande en mémoire au mécanisme (215) de mise en antémémoire de données décrit. Lorsque le traitement atteint l'étage suivant dans le processeur pipeline (205), le mécanisme (215) de mise en antémémoire de données affichées fournit les données demandées à l'étage de traitement suivant avec un temps de retard minimum ou nul à partir de l'accès à la mémoire. De plus, le mécanisme (215) de mise en antémémoire de données décrit présente une antémémoire adaptative (315) pouvant être optimisée afin d'offrir des performances maximales sur la base du mode particulier dans lequel le processeur pipeline associé fonctionne.

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