Power efficient instruction prefetch mechanism

Details Power efficient instruction prefetch mechanism Power efficient instruction prefetch mechanism

G - Physics

06

F

G06F 9/38 (2006.01)

Patent

CA 2596865

A processor includes a conditional branch instruction prediction mechanism that generates weighted branch prediction values. For weakly weighted predictions, which tend to be less accurate than strongly weighted predictions, the power associating with speculatively filling and subsequently flushing the cache is saved by halting instruction prefetching. Instruction fetching continues when the branch condition is evaluated in the pipeline and the actual next address is known. Alternatively, prefetching may continue out of a cache. To avoid displacing good cache data with instructions prefetched based on a mispredicted branch, prefetching may be halted in response to a weakly weighted prediction in the event of a cache miss.

Selon l'invention, un processeur comprend un mécanisme de prévision d'instructions de saut conditionnel qui produit des valeurs de prévision de saut conditionnel pondérées. Pour des prévisions à faible pondération qui tendent à être moins précises qui des prévisions à forte pondération, l'énergie associée au remplissage spéculatif puis au vidage de la mémoire cache, est économisée par l'arrêt de la prélecture d'instructions. La prélecture d'instruction se poursuit lorsque la condition de saut est évaluée dans le pipeline et l'adresse suivante courante est connue. De manière alternative, la prélecture peut se poursuivre à l'extérieur de la mémoire cache. Pour éviter le déplacement de bonnes données de mémoire cache avec des instructions prélues sur la base d'un saut ayant fait l'objet d'une mauvaise prévision, la prélecture peut être stoppée en réponse à une prévision à faible pondération en cas de manque de mémoire cache.

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