Processor having multiple datapath instances

Details Processor having multiple datapath instances Processor having multiple datapath instances

G - Physics

06

F

G06F 15/80 (2006.01) G06F 9/30 (2006.01) G06F 9/315 (2006.01) G06F 9/38 (2006.01) G06F 15/78 (2006.01)

Patent

CA 2312707

A processor (100) having a sliceable architecture wherein a slice (106A, 106B) is the minimum configuration of the processor datapath. The processor can instantiate multiple slices (106A, 106B) and each slice (106A, 106B) has a separate datapath. The total processor datapath is the sum of the number of slices multiplied by the width of a slice. Accordingly, all general purpose registers (114A, 114B) in the processor (100) are as wide as the total datapath. A program executing on the processor (100) can determine the maximum number of slices (106A, 106B) available in a particular processor (100) by reading a register (102). In addition, a program can select the number of slices (106A, 106B) it will use by writing to a different register (104).

L'invention concerne un processeur (100) dont l'architecture peut être découpée en tranches, architecture dans laquelle une tranche (106A, 106B) est la configuration minimale du chemin de données du processeur. Le processeur peut instancier plusieurs tranches (106A, 106B) et chacune des tranches (106A, 106B) possède un chemin de données séparé. Le chemin de données total du processeur équivaut à la somme des tranches multipliée par la largeur d'une tranche. Par conséquent, tous les registres (114A, 114B) banalisés du processeur (100) sont aussi larges que le chemin de données total. Un programme s'exécutant sur le processeur (100) permet de déterminer le nombre maximum de tranches (106A, 106B) disponibles dans un processeur (100) donné par lecture d'un registre (102). En outre, un programme permet de sélectionner le nombre de tranches (106A, 106B) qu'il utilisera en écrivant à un registre différent (104).

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