H - Electricity – 03 – K
Patent
H - Electricity
03
K
H03K 21/08 (2006.01) G06F 1/08 (2006.01) H03K 23/00 (2006.01) H03K 23/66 (2006.01)
Patent
CA 2457843
A clock divider circuit includes a state machine that receives an input clock signal and generates mutually exclusive set and reset control signals. The set and reset control signals are used to control set and reset passgates, respectively, selectively providing the input clock signal to the gate terminals of a pullup and a pulldown on the output node. The set and reset control signals are also provided to a keeper circuit that maintains a value placed on the output node.
L'invention concerne un circuit diviseur d'horloge comprenant un automate fini qui reçoit un signal d'horloge d'entrée et génère des signaux de commande de remise à un et de remise à zéro mutuellement exclusifs. Ces signaux de commande de remise à un et de remise à zéro permettent de commander respectivement les portes de remise à un et de remise à zéro, et délivrent le signal d'horloge sélectivement aux bornes de la porte d'un dispositif d'excursion haute et d'un dispositif d'excursion basse sur le noeud de sortie. Les signaux de commande de remise à un et de remise à zéro sont également envoyés à un circuit de maintien qui assure le maintien de la valeur du noeud de sortie.
Smart & Biggar
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-2058286