Programmable logic device

Details Programmable logic device Programmable logic device

H - Electricity

03

K

H03K 19/177 (2006.01)

Patent

CA 2521167

There is provided a programmable logic device capable of performing optimal designing by changing the number of input lines between the logic function memories and the number of rails and suppressing the memory capacity to a minimum value according to the target logic function. The logic function memories (4) are successively connected in series and store LUT. An input variable is input to each of the logic function memories (4) from an external input line. Between two logic function memories (4), according to the connection information stored in a connection memory (6), a connection circuit (5) connects an output line or an external input line of the logical function memory (4) of a former stage to an input line of the logical function memory (4) of a latter stage. By rewriting the connection information in accordance with the target logic function, it is possible to reconstruct the connection circuit and change the number of input lines and the number of rails. It is possible to optimize the ratio of the number of rails against the number of the input lines in accordance with the logic function and suppress the memory capacity to a minimum value.

L'invention concerne un dispositif logique programmable pouvant réaliser une conception optimale par changement du nombre de lignes d'entrée entre les mémoires à fonctions logiques et le nombre de rails, et par réduction de la capacité de mémoire à une valeur minimum selon la fonction logique cible. Les mémoires à fonctions logiques (4) sont montées en série successivement et stockent des LUT. Une variable d'entrée est introduite dans chacune des mémoires à fonctions logiques (4) par une ligne d'entrée externe. Entre deux mémoires à fonctions logiques (4), selon les informations de connexion stockées dans une mémoire de connexions (6), un circuit de connexion (5) connecte une ligne de sortie ou une ligne d'entrée externe de la mémoire à fonctions logiques (4) d'un étage antérieur à une ligne d'entrée de la mémoire à fonctions logiques (4) d'un étage postérieur. Par réécriture de l'information de connexion conformément à la fonction logique cible, il est possible de reconstruire le circuit de connexion et de changer le nombre de lignes d'entrée et le nombre de rails. Il est possible d'optimiser le rapport du nombre de rails au nombre de lignes d'entrée selon la fonction logique et de réduire la capacité de mémoire à une valeur minimum.

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