H - Electricity – 04 – J
Patent
H - Electricity
04
J
H04J 3/00 (2006.01) H03L 7/099 (2006.01) H03L 7/16 (2006.01) H04L 25/05 (2006.01)
Patent
CA 2052589
A first clock signal of f1 in frequency is converted into a second clock signal having a frequency of f2 = ~ f1. The first clock signal is converted by a tank circuit (12) and a converter (13) into an R-bit first phase signal (~1) indicating the phase of the first clock signal. The first phase signal is multiplied by n (mod 2R) by a multiplier into a second phase signal (~3). The second phase signal is supplied to a digital phase-locked loop (PIL) (3) consisting of a subtractor (15), a low-pass filter (LPF) (16), a numerically controlled oscillator (NCO) (17) and a multiplier (18). The multiplier in the digital PIL (3) multiplies by m (mod 2R) a third phase signal, indicating the phase of a second clock signal which is the output of the NCO (17), to generate a fourth phase signal. The subtractor (15) generates a signal representing the phase error between the second and fourth phase signals. This phase error signal is filtered by the LPF (16) to control the oscillating phase of the NCO (17). A clock generating circuit generates, on the basis of the third phase signal, the second clock signal.
Un premier signal d'horloge de f1 en fréquence est converti en deuxième signal d'horloge à fréquence f2 = f1. Le premier signal d'horloge est converti par un circuit bouchon (12) et un convertisseur (13) en premier signal de phase de R bits ( 1), indiquant la phase du premier signal d'horloge. Le premier signal de phase est multiplié par n (mod 2R) par un multiplicateur afin de donner un deuxième signal de phase ( 3). Le deuxième signal de phase est appliqué à une boucle de verrouillage de phase (PLL) numérique (3) comprenant un soustracteur (15), un filtre passe-bas (LPF) (16), un oscillateur à commande numérique (NCO) (17) et un multiplicateur (18). Le multiplicateur de la PIL numérique (3) multiplie par m (mod 2R) un troisième signal de phase, indiquant la phase d'un deuxième signal d'horloge, qui constitue la sortie du NCO (17), afin de générer un quatrième signal de phase. Le soustracteur (15) génère un signal représentant l'erreur de phase entre le deuxième signal de phase et le quatrième. Ce signal d'erreur de phase est filtré par le LPF (16) pour commander la phase d'oscillation du NCO (17). Un circuit générateur d'horloge produit le deuxième signal d'horloge à partir du troisième signal de phase.
Corporation Nec
Smart & Biggar
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Profile ID: LFCA-PAI-O-1579639