H - Electricity – 05 – K
Patent
H - Electricity
05
K
H05K 1/02 (2006.01)
Patent
CA 2704023
A model and method are provided for lowering device jitter by controlling the stackup of PCB planes (1-24) so as to minimize inductance between a FPGA (105) and PCB voltage planes (3, 8, 13, 17, 22) for critical core voltages within the FPGA (105). Furthermore, a model and method are provided for lowering jitter by controlling the stackup of package substrate planes so as to minimize inductance between a die and substrate voltage planes for critical core voltages within the die.
L'invention porte sur un modèle et sur un procédé pour réduire l'instabilité d'un dispositif par le réglage de l'empilement de plans de cartes de circuit imprimé (PCB) (1 - 24) de façon à réduire à un minimum l'inductance entre un réseau prédiffusé programmable par l'utilisateur (FPGA) (105) et des plans de tension PCB (1 - 24) pour des tensions centrales critiques à l'intérieur du FPGA (105). En outre, l'invention porte sur un modèle et sur un procédé pour réduire l'instabilité par le réglage de l'empilement de plans de substrats de boîtiers de façon à réduire à un minimum l'inductance entre une puce et des plans de tension de substrats pour des tensions centrales critiques à l'intérieur de la puce.
Smiths Ip
Xilinx Inc.
LandOfFree
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Profile ID: LFCA-PAI-O-1994925