G - Physics – 06 – F
Patent
G - Physics
06
F
G06F 15/167 (2006.01) G06F 15/80 (2006.01)
Patent
CA 2243547
A multiprocessor device capable of operating in both MIMD and SIMD modes which include an array of parallel processor elements (1) connected via link ports on each element (39-41). A multiplexing means (3) is provided for dynamically configuring the connection topology between link ports so that a direct connection (101, 103) can be made between any two processor elements (39-41). Local dual-ported memory (23-26) is associated with each processor element in the array (1) and is connected through a first port to its associated processor element and through a second port to a multidimensional DMA controller (7). The DMA controller (7) transfers data autonomously between the processor elements (1) and global resources (11, 13), including a global memory (11). For SIMD mode operations, the DMA controller broadcasts duplicate instructions to the dual-ported memory associated with each processor element, and the instructions are executed by each processor element (39-41) in synchrony.
Un dispositif multiprocesseur pouvant fonctionner en mode MIMD et SIMD comprend un réseau d'éléments processeurs parallèles (1) connectés via des ports de liaison sur chaque élément (39-41). Un moyen multiplexeur (3) est prévu pour effectuer une configuration dynamique de la topologie de connexion entre les ports de liaison afin d'effectuer une connexion directe (101, 103) entre deux éléments processeurs quelconques (39-41). Une mémoire locale à double port (23-26) est associée à chaque élément processeur dans le réseau (1) et est connectée par l'intermédiaire d'un premier port à son élément processeur associé et par l'intermédiaire d'un second port à un contrôleur DMA multidimensionnel (7). Le contrôleur DMA (7) transfère les données de manière autonome entre les éléments processeurs (1) et les ressources globales (11, 13), y compris une mémoire globale (11). Pour des modes de fonctionnement SIMD, le contrôleur DMA diffuse des instructions en double vers la mémoire à double port associée à chaque élément processeur, puis les instructions sont exécutées par chaque élément processeur (39-41) en synchronisme.
Sgro Joseph A.
Stanton Paul C.
Alacron Inc.
Johnson Ernest Peter
LandOfFree
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