H - Electricity – 01 – L
Patent
H - Electricity
01
L
H01L 29/808 (2006.01) H01L 21/22 (2006.01) H01L 21/302 (2006.01) H01L 21/337 (2006.01)
Patent
CA 2652889
A scalable device structure and process for forming a normally off JFET with 45 NM linewidths or less. The contacts to the source, drain and gate areas are formed by forming a layer of oxide of a thickness of less than 1000 angstroms, and, preferably 500 angstroms or less on top of the substrate. A nitride layer is formed on top of the oxide layer and holes are etched for the source, drain and gate contacts. A layer of polysilicon is then deposited so as to fill the holes and the polysilicon is polished back to planarize it flush with the nitride layer. The polysilicon contacts are then implanted with the types of impurities necessary for the channel type of the desired transistor and the impurities are driven into the semiconductor substrate below to form source, drain and gate regions.
La présente invention concerne une structure de dispositif extensible et un processus servant à réaliser un JFET normalement hors tension avec des largeurs de lignes inférieures ou égales à 45 NM. Les contacts des zones de source, de drain et de gâchette sont obtenus en réalisant une couche d'oxyde dont l'épaisseur est inférieure à 1000 angströms, et de préférence inférieure ou égale à 500 angströms sur le substrat. Une couche de nitrure est appliquée sur la couche d'oxyde et des trous sont gravés pour les contacts de source, de drain et de gâchette. Une couche de polysilicium est alors déposée pour remplir les trous et le polysilicium est poli pour le planariser au niveau de la couche de nitrure. Les contacts en polysilicium sont alors implantés avec les types d'impureté nécessaires pour le type de canal du transistor désiré et les impuretés sont introduites dans le substrat semi-conducteur sous-jacent pour constituer les zones de source, de drain et de gâchette.
Kapoor Ashok Kumar
Vora Madhukar
Dsm Solutions Inc.
Kirby Eades Gale Baker
LandOfFree
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