Scaleable interconnect structure utilizing...

H - Electricity – 04 – L

Patent

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Details

H04L 12/00 (2006.01) H04Q 11/04 (2006.01) H04L 12/56 (2006.01)

Patent

CA 2426386

An interconnect structure and method of communicating messages on the interconnect structure assists high priority messages to travel through the interconnect structure at a faster rate than normal or low priority messages. An interconnect structure includes a plurality of nodes with a plurality of interconnect lines selectively coupling the nodes in a hierarchical multiple- level structure. Data moves from an uppermost source level to a lowermost destination level. Nodes in the structure are arranged in columns and levels. Nodes in the structure are arranged in columns and levels. Data wormholes through the structure and, in a given time-step, data always moves from onee column to an adjacent column and while remaining on the same level or moving down to a lower level. When data moves down a level, an additional bit of the target output is fixed so data exiting from the bottom of the structure arrives at the proper target output port.

L'invention concerne une structure d'interconnexion et un procédé de communication de messages dans ladite structure d'interconnexion, qui permettent à des messages hautement prioritaires de circuler à travers la structure d'interconnexion à un débit plus rapide que pour les messages de priorité normale ou de basse priorité. Une structure d'interconnexion comprend plusieurs noeuds couplés sélectivement par plusieurs lignes d'interconnexion dans une structure hiérarchisée à plusieurs niveaux. Les données se déplacent d'un point de départ le plus élevé à un point d'arrivée le plus bas. Des noeuds dans la structure sont arrangés en colonnes et en niveaux. Des données ménagent des trous de vers à travers la structure et, dans un intervalle de temps donné, des données se déplacent toujours d'une colonne à une colonne adjacente sur le même niveau ou vers un niveau inférieur. Lorsque des données se déplacent vers un niveau inférieur, un bit supplémentaire de la sortie cible est arrangé de sorte que les données remontant de la base de la structure arrivent au port de sortie cible approprié.

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