Shared memory system for a tightly-coupled multiprocessor

Details Shared memory system for a tightly-coupled multiprocessor Shared memory system for a tightly-coupled multiprocessor

G - Physics

06

F

G06F 15/173 (2006.01) G06F 12/02 (2006.01) G06F 15/167 (2006.01)

Patent

CA 2705234

A shared memory system for a multicore computer system utilizing an interconnection network that furnishes tens of processing cores or more with the ability to refer concurrently to random addresses in a shared memory space with efficiency comparable to the typical efficiency achieved when referring to private memories. The network is essentially a lean and light-weight combinational circuit, although it may also contain non-deep pipelining. The network is generally composed of a sub-network for writing and a separate multicasting sub-network for reading, whose topologies are based on multiple logarithmic multistage networks, e.g. Baseline Networks, connected in parallel. The shared memory system computes paths between processing cores and memory banks anew at every clock cycle, without rearrangement. It returns an approval reply to every core whose initiative of accessing memory leads to the successful establishment of a path and is fulfilled, or a rejection reply to every core whose initiative is not fulfilled.

L'invention porte sur un système à mémoire partagée pour un système d'ordinateur multicur utilisant un réseau d'interconnexion qui offre des dizaines de curs de traitement ou plus avec l'aptitude à se référer simultanément à des adresses aléatoires dans un espace de mémoire partagée avec une efficacité comparable à l'efficacité typique obtenue lors du référencement à des mémoires privées. Le réseau est essentiellement un circuit de combinaison allégé et léger, bien qu'il puisse également contenir un traitement en pipeline non profond. Le réseau est généralement composé d'un sous-réseau pour écrire et d'un sous-réseau de multidiffusion séparé pour lire, dont les topologies sont basées sur de multiples réseaux à multiples étages logarithmiques, par exemple, des réseaux de base, raccordés en parallèle. Le système à mémoire partagée calcule des trajets entre des curs de traitement et des banques de mémoire à nouveau à chaque cycle d'horloge, sans réarrangement. Il renvoie une réponse d'approbation à chaque cur dont l'initiative d'accès à la mémoire conduit à l'établissement réussi d'un trajet et est satisfaite, ou une réponse de rejet à chaque cur dont l'initiative n'est pas satisfaite.

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