H - Electricity – 04 – Q
Patent
H - Electricity
04
Q
H04Q 3/00 (2006.01) H04J 3/04 (2006.01) H04J 3/06 (2006.01) H04Q 11/04 (2006.01)
Patent
CA 2375476
A circuit for processing signalling, e.g. system No. 7 (SS7) Layer 2, signalling associated with one or more time division multiplexed (TDM) data streams in which each data stream is shared between a plurality of data channels, in which each data channel is allocated a sequence of time slots in the data stream; and in which each time slot comprises a plurality of bits; in which operation of the circuit is synchronized to a clock signal and the circuit comprises means for processing one bit in one cycle of the clock signal. Advantageously, the circuit comprises processing means for processing SS7 Layer 2 messages, the processing means comprising a functional block for processing transmit and receive bits in successive operations. The circuit may comprise a PLD.
L'invention concerne un circuit de traitement de signalisation, tel qu'une couche 2 d'un Système No. 7 (SS7), signalisation associée à au moins un train de données TDM (multiplexage à répartition dans le temps), dans lequel chaque train de données est partagé en plusieurs canaux de données, une séquence d'intervalles de temps dans le train de données étant affectée à chaque canal de données ; et dans lequel chaque intervalle comprend plusieurs bits. Le fonctionnement du circuit est synchronisé avec un signal d'horloge, le circuit comprenant des éléments de traitement d'un bit dans un cycle du signal d'horloge. Le circuit comprend également des éléments de traitement permettant de traiter des messages de couche 2 du Système SS7, ces éléments comprenant un bloc fonctionnel destiné au traitement de bits d'émission et de réception lors d'opérations successives. Le circuit peut éventuellement comporter un dispositif logique programmable (PLD).
Fetherstonhaugh & Co.
Marconi Communications Limited
Marconi Uk Intellectual Property Limited
LandOfFree
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Profile ID: LFCA-PAI-O-1450174