H - Electricity – 03 – M
Patent
H - Electricity
03
M
H03M 13/00 (2006.01) H03M 13/25 (2006.01) H03M 13/39 (2006.01) H03M 13/41 (2006.01) H04L 1/00 (2006.01)
Patent
CA 2270668
A soft decision output decoder (20) and decoding method. The decoeder (20) decodes a sequence of signals output by an encoder (12) and transmitted over a channel (17). The soft decision output decoder (20) includes a first "generalized" Viterbi decoder (24) for decoding the sequence of signals received over the channel during a forward iteration through a trellis representing the encoder output having a block length T. The first "generalized" Viterbi decoder (24) begins at an initial state to and provides a plurality of forward iteration state metrics a for each state at each time interval over a window of length 2L, where L is on the order of a few constraint lengths and 2L is less than a block length T. A second "generalized" Viterbi decoder decodes the sequence of signals received over the channel (17) during a backward iteration through the trellis. The second decoder (26) starts at a second time t2L and provides a plurality of backward iteration state metrics .beta. for each state at each time interval. A processor (28) then performs a dual maxima computation at each state using the forward state metric, the backward state metric and the branch metric for same to provide a measure of the likelihood that a particular sequence of data was transmitted by the encoder (12). By performing forward and backward Viterbi decoding with dual maxima computations at each node within a window moved over the treillis, the inventive decoder (20) provides the performance benefits associated with a LOG-MAP decoder while avoiding the excessive memory requirements of same.
L'invention a trait à un décodeur à sortie à décision pondérée (20) ainsi qu'à un procédé de décodage. Le décodeur (20) décode une séquence de signaux sortis par un codeur (12) et transmis sur un canal (17). Le décodeur à sortie à décision pondérée (20) comporte un premier décodeur de Viterbi "généralisé" (24) servant à décoder la séquence de signaux reçus sur le canal durant une itération vers l'avant le long d'un réseau représentant la sortie de codeur d'une longueur de bloc T. Le premier décodeur de Viterbi "généralisé" (24) débute à un état initial t0 et assure une pluralité de mesures alpha d'état d'itération vers l'avant pour chaque état et à chaque intervalle de temps sur une fenêtre d'une longueur de 2L, L étant de l'ordre de quelques longueurs de contrainte et 2L étant inférieur à une longueur de bloc T. Un second décodeur de Viterbi "généralisé" décode la séquence de signaux reçus sur le canal (17) durant une itération vers l'arrière le long du réseau. Le second décodeur (26) débute à un second moment t2L et assure une pluralité de mesures beta d'état d'itération vers l'arrière pour chaque état et à chaque intervalle de temps. Un processeur (28) effectue alors un double calcul à maxima à chaque état en utilisant la mesure d'état vers l'avant, la mesure d'état vers l'arrière et la mesure de branche le concernant afin de fournir une évaluation de la vraisemblance selon laquelle une séquence particulière de données a été émise par le codeur (12). En effectuant un décodage de Viterbi vers l'avant et vers l'arrière avec deux calculs à maxima à chaque noeud dans une fenêtre mue au-dessus du réseau, le décodeur de l'invention (20) procure les avantages de performance associés à un décodeur LOG-MAP tout en évitant de devoir satisfaire aux exigences mémoire excessives du même.
Sindhushayana Nagabhushana T.
Viterbi Andrew J.
Qualcomm Incorporated
Smart & Biggar
LandOfFree
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