Sonet ds-n desynchronizer

Details Sonet ds-n desynchronizer Sonet ds-n desynchronizer

H - Electricity

04

J

H04J 3/06 (2006.01) H04B 10/20 (2006.01) H04J 3/07 (2006.01) H04L 7/08 (2006.01)

Patent

CA 2080267

A SONET/DS-N desynchronizer and method for receiving an incoming stream of SONET (Synchronous Optical NETwork) data, having a controller for controlling either a direct digital synthesis circuit that provides a desynchronized clock for smoothly adapting the rate at which data is retrieved from a data buffer to the rate at which the incoming SONET data is stored in the data buffer. To minimize jitter and buffer spills (i.e., data overruns or underruns), the frequency and phase of the desynchronized clock is constantly varied to match the variations of the data rate of incoming SONET data. The DDS circuit generates the desynchronized clock, which has a center frequency equal to a predetermined frequency of a reference clock, whose phase is advanced or retarded in accordance with the magnitude of a tuning word supplied by a controller, which implements either a linear, non-linear, or fuzzy logic control algorithm. The controller periodically updates the tuning word in response to status variables to adjust the frequency of the clock output of the DDS circuit. In an alternative embodiment, a digital voltage controlled oscillator is used in place of the DDS circuit.

Désynchronisateur SONET/DS-N et méthode permettant de recevoir un train d'arrivée de données SONET (Synchronous Optical NETwork), ayant un contrôleur pour commander un circuit de synthèse numérique directe produisant un signal d'horloge désynchronisé afin d'adapter sans heurts la vitesse d'extraction des données d'une mémoire tampon en fonction de la vitesse de stockage de données d'arrivée SONET dans la mémoire tampon. Afin de réduire au minimum la gigue et les débordements de mémoire tampon (i. e. excédents ou manques de données), la fréquence et la phase du signal d'horloge désynchronisé sont constamment variées en fonction des variations du débit des données SONET d'arrivée. Le circuit DDS génère le signal d'horloge désynchronisé, qui a une fréquence central égale à une fréquence prédéterminée d'une horloge de référence, dont la phase est avancée ou retardée selon la longueur d'un mot de réglage fourni par un contrôleur, qui utilise un algorithme de commande soit linéaire, soit non linéaire, soit flou. Le contrôleur met à jour périodiquement le mot de réglage en fonction de variables d'état afin d'adapter la fréquence de la sortie d'horloge du circuit DDS. Dans une autre version, un oscillateur commandé par tension numérique est utilisé au lieu du circuit DDS.

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