Sram cell structure and circuits

Details Sram cell structure and circuits Sram cell structure and circuits

G - Physics

11

C

G11C 11/413 (2006.01)

Patent

CA 2529667

An SRAM circuit structure and method for reducing leakage currents and/or increasing the speed of the devices. Various forms of SRAM devices may be fabricated utilizing the techniques, such as single port and dual port RAM devices. By way of example the SRAM structure utilizes separate write and read lines, splits the circuit into portions which can benefit from having differing threshold levels, and can allow splitting read path transistors for connection to a first terminal and a virtual node connected to a source transistor. The structure is particularly well suited for forming transistors in a combination of NMOS and PMOS, or solely in NMOS. Memory arrays may be organized according to the invention in a number of different distributed or lumped arrangements with the reference read paths and sense blocks being either shared or dedicated.

L'invention concerne une structure de circuit SRAM et un procédé destiné à réduire les courants de fuite et/ou à augmenter la vitesse des dispositifs. Les techniques de l'invention permettent de fabriquer plusieurs types de dispositifs SRAM, tels que des dispositifs à simple accès et à double accès. Par exemple, la structure SRAM utilise des lignes d'écriture et de lecture séparées. En outre, elle permet de diviser le circuit en parties pouvant bénéficier de niveaux seuils variables, et de diviser les transistors à chemins de lecture en vue d'une connexion à un premier terminal et un noeud virtuel connecté à un transistor source. Ladite structure convient particulièrement à la formation de transistors en une combinaison de NMOS et de PMOS, ou uniquement en NMOS. Selon l'invention, des matrices mémoires peuvent être organisées en une pluralité d'agencements répartis ou localisés différents dont les chemins de lecture de référence et les blocs de détection sont partagés ou spécialisés.

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