Supercharge message exchanger

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G - Physics

06

F

G06F 13/28 (2006.01) G06F 13/12 (2006.01) G06F 13/14 (2006.01)

Patent

CA 2468797

A system with a first random access memory (RAM), a second RAM (108A-108B), a first processor(114A) coupled to the first RAM(108A) and a second processor(108B) coupled to the second RAM. The first RAM (108A) is configured to store input/output (I/O) completions from at least two engines(102A,104A). The second RAM(108B) is also configured to store I/O completions from at least two other engines (102B, 04B). When all engines are active, the system writes I/O completions from the engines to the first and second RAMs (108A,108B). The first processor (114A) processes I/O completions stored in teh first RAM (108A). The second processor(114B) processes I/O completions stored in the second RAM (108A).

La présente invention concerne un système comprenant une première mémoire vive et une deuxième mémoire vive (108A-108B), un premier processeur (114A) relié à la première mémoire vive (108A) et un deuxième processeur (108B) relié à la deuxième mémoire vive (108B). La première mémoire vive (108A) est configurée pour le stockage des complétions d'entrée/sortie en provenance d'au moins deux moteurs (102A, 104A). La deuxième mémoire vive (108B) est également configurée pour le stockage des complétions d'entrée/sortie en provenance d'au moins deux autres moteurs (102B, 104B). Lorsque tous les moteurs sont activés, le système inscrit des complétions d'entrée/sortie en provenance des moteurs destinées aux première et deuxième mémoires vives (108A-108B). Le premier processeur (114A) effectue le traitement des complétions d'entrée/sortie stockées dans la première mémoire vive (108A). Le deuxième processeur (114B) effectue le traitement des complétions d'entrée/sortie stockées dans la deuxième mémoire vive (108B)

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