Switch matrix system with plural bus arbitrations per cycle...

G - Physics – 06 – F

Patent

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Details

G06F 13/40 (2006.01)

Patent

CA 2598734

An arbiter in a switch matrix system arbitrates multiple bus transaction requests in a single bus frequency clock cycle, by operating at a frequency greater than the bus frequency. This allows for two or more arbitration operations in a single bus frequency clock cycle with one instance of arbitration logic. The arbiter may arbitrate for two or more slave devices, or may arbitrate multiple master device requests directed to the same slave device. The arbiter frequency may be variable, and may be predicted based on, e.g., prior bus activity. If only one bus transaction request is pending, the arbiter frequency may equal the bus frequency. The results of an earlier arbitration decision may be utilized to more intelligently make subsequent arbitration decisions in the same bus frequency clock cycle.

L'invention concerne un arbitre dans un système de bus qui arbitre plusieurs demandes de transaction de bus dans une cycle d'horloge de fréquence de bus unique, par exploitation d'au moins une fréquence supérieure à la fréquence du bus. Ceci permet deux ou plusieurs opérations d'arbitrage dans un cycle d'horloge de fréquence de bus unique avec un exemple de logique d'arbitrage. L'arbitre peut arbitrer deux ou plusieurs dispositifs esclaves, et plusieurs requêtes de dispositifs maîtres dirigés vers le même dispositif esclave. La fréquence d'arbitre peut être variable, et peut être prévue sur la base, par exemple, de l'activité du bus. Si seule la demande de transaction de bus est en attente, la fréquence d'arbitre peut être égale à la fréquence du bus. Les résultats d'une décision d'arbitrage antérieure peuvent être utilisées afin de prendre des décisions d'arbitrage ultérieures plus intelligentes dans le même cycle d'horloge de fréquence de bus.

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