Sync-bit insertion for timing reference signals to prevent...

Details Sync-bit insertion for timing reference signals to prevent... Sync-bit insertion for timing reference signals to prevent...

H - Electricity

04

N

H04N 7/24 (2011.01) H04N 21/2347 (2011.01) H04N 7/015 (2006.01) H04N 7/56 (2006.01)

Patent

CA 2702616

In accordance with the teachings described herein, systems and methods are provided for inserting 2-bit codes into the least significant bit positions of timing reference signal code words, to prevent long runs of zeros from entering the scrambling polynomial. By preventing the long runs of ones and zeros in the scrambled data stream, the receive-end DC-restoration circuits can be simplified, reducing complexity and increasing system performance. A serial digital interface prevents long runs of ones and zeros by replacing the values of the two least significant bits of the data stream prior to the scrambler. The two least significant bits are changed from 11b or 00b to 01b or 10b.

Conformément à ce qui est décrit ici, la présente invention porte sur des systèmes et des procédés pour insérer des codes à 2 bits dans les positions de bits de poids faible de mots de code de signal de référence de temps, afin d'éviter que de longues séries de zéros n'entrent dans le polynôme d'embrouillage. Par la prévention de longues séries de uns et de zéros dans le flux de données embrouillé, les circuits de restitution de la composante continue d'extrémité réceptrice peuvent être simplifiés, ce qui réduit la complexité et augmente les performances du système. Une interface numérique série empêche de longues séries de uns et de zéros par le remplacement des valeurs des deux bits de poids faible du flux de données avant l'embrouilleur. Les deux bits de poids faible sont changés de 11b ou 00b à 01b ou 10b.

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Profile ID: LFCA-PAI-O-1951177