Synchronized multi-output digital clock manager

Details Synchronized multi-output digital clock manager Synchronized multi-output digital clock manager

H - Electricity

03

L

H03L 7/06 (2006.01) G06F 1/04 (2006.01) G06F 1/10 (2006.01) H03L 7/07 (2006.01) H03L 7/081 (2006.01)

Patent

CA 2424702

A digital clock manager is provided. The digital clock manager generates an output clock signal that causes a skewed clock signal to be synchonized with a reference clock signal. Furthermore, the digital clock manager generates a frequency adjusted clock signal that is synchronized with the output clock signal during concurrence periods. The digital clock manager includes a delay lock loop and a digital frequency synthesizer. The delay lock loop and a digital frequency synthesizer. The output clock signal lags the synchrozing clock signal by a DLL output delay. Similarly, the frequency adjusted clock signal lags the synchronizing clock signal by a DFS output delay. By matching the DLL output delay to the DFS output delay, the digital clock manager synchronizes the output clock signal and the frequency adjusted clock signal.

L'invention concerne un gestionnaire d'horloge numérique. Ce gestionnaire d'horloge numérique produit un signal d'horloge de sortie permettant la synchronisation d'un signal d'horloge asymétrique avec un signal d'horloge de référence. Par ailleurs, le gestionnaire d'horloge numérique produit un signal d'horloge réglé en fréquence et synchronisé avec le signal d'horloge de sortie pendant des périodes de concurrence. Ce gestionnaire d'horloge numérique comprend une boucle d'asservissement de retard ainsi qu'un synthétiseur de fréquence numérique. La boucle d'asservissement de retard produit un signal d'horloge de synchronisation envoyé au synthétiseur de fréquence numérique. Le signal d'horloge de sortie retarde le signal d'horloge de synchronisation au moyen d'un retard de sortie DLL. Parallèlement, le signal d'horloge réglé en fréquence retarde de signal d'horloge de synchronisation au moyen d'un retard de sortie DFS. La mise en correspondance entre le retard de sortie DLL et le retard de sortie DFS permet au gestionnaire d'horloge numérique de synchroniser le signal d'horloge de sortie et le signal d'horloge réglé en fréquence.

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