System and method for implementing hybrid automatic repeat...

H - Electricity – 04 – L

Patent

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Details

H04L 1/18 (2006.01)

Patent

CA 2377807

The system has a transmitter (200), having a complete data packet which is divided into a number of data units (Dus) (200). The DUs (220) are encoded for both error detection and error correction. Both the error correction and error detection parity check bits are separately combined into one or more blocks. Thereafter, the DUs (220) and the block(s) containing the combined parity check bits are transmitted to the receiver (250). If the receiver (250) determines that a received DU (220) does not contain any errors, the error correction parity check bits for that DU (220) are generated and their effect on the combined error correction parity check bits removed. Thereafter, the remaining error correction parity check bits, which now only contains information about the Dus (220) actually in error, are used to correct the erroneous Dus (220).

Système possédant un émetteur (200) comprenant un paquet entier de données divisé en plusieurs unités de données (DUs) (220). Ces Dus (220) sont codées afin d'assurer à la fois une détection et une correction d'erreur. Les bits de contrôle de parité à la fois pour la détection et la correction d'erreurs sont combinés séparément en un ou plusieurs blocs. Les unités de données (DUs) et le(s) bloc(s) contenant les bits combinés de contrôle de parité sont transmis au récepteur (250). Si ce récepteur (250) détermine qu'une unité de données (DU) reçue ne contient aucune erreur, les bits de contrôle de parité de correction d'erreur pour cette unité de données (DU) (220) sont générés et l'effet qu'ils exercent sur les bits combinés de contrôle de parité de correction d'erreur est supprimé. Les bits restants de contrôle de parité de correction d'erreur, ne contenant alors que les informations concernant les unités de données (DUs) (220) réellement erronées, sont mis en application afin de corriger ces dernières (220).

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