System having one or more memory devices

Details System having one or more memory devices System having one or more memory devices

G - Physics

11

C

G11C 7/10 (2006.01)

Patent

CA 2676610

A system having serially connected memory devices in a ring topology organization to realize high speed performance. The memory devices have dynamically configurable data widths such that the system can operate with up to a maximum common number of active data pads to maximize performance, or to operate with a single active data pad to minimize power consumption. Therefore the system can include a mix of memory devices having different data widths. The memory devices are dynamically configurable through the issuance of a single command propagated serially through all the memory devices from the memory controller in a broadcast operation. Robust operation of the system is ensured by implementing a data output inhibit algorithm, which prevents valid data from being provided to the memory controller when read output control signal is received out of its proper sequence.

L'invention concerne un système possédant des dispositifs de mémoire connectés en série dans une organisation de topologie en anneau pour réaliser une performance à grande vitesse. Les dispositifs de mémoire ont des largeurs de données configurables dynamiquement de telle manière que le système puisse fonctionner avec jusqu'à un nombre commun maximum d'atténuateurs de données actifs pour maximiser la performance, ou fonctionner avec un seul atténuateur de données actif pour minimiser la consommation de puissance. Par conséquent le système peut comprendre un mélange des dispositifs de mémoire ayant différentes largeurs de données. Les dispositifs de mémoire sont configurables dynamiquement par l'émission d'une seule commande propagée en série par le biais de tous les dispositifs de mémoire à partir du contrôleur de mémoire dans une opération de diffusion. Un fonctionnement sûr du système est garanti par la mise en place d'un algorithme d'interdiction de sortie des données, qui empêche les données valides d'être fournies au contrôleur de mémoire lorsque le signal de commande de sortie lu est reçu en dehors de sa séquence propre.

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