Timing control in data receivers and transmitters

Details Timing control in data receivers and transmitters Timing control in data receivers and transmitters

H - Electricity

04

L

H04L 25/02 (2006.01) H03M 1/00 (2006.01) H04L 7/02 (2006.01) H04L 25/14 (2006.01) H04L 7/033 (2006.01) H04L 25/03 (2006.01)

Patent

CA 2471255

A Gigabit transceiver (1) has a receiver (2) and a transmitter (3). There is an ADC (5) in the receiver (2) for each channel (A, B, C, D). The ADCs (5) oversample at a factor of 2. However the remainder of the digital circuitry and transmitter DACs (2) operate off half of the oversampling rate. In the receiver (2) fractionally spaced equalisers (FSEs, 6) ensure that the optimum sampling phase is selected digitally. The invention avoids the need for a PLL in the receiver for each channel and associated interference and retiming problems.

Un émetteur/récepteur gigabit (1) comprend un récepteur (2) et un émetteur (3). Un convertisseur analogique-numérique (5) est prévu dans le récepteur (2) pour chaque voie (A, B, C, D). Les convertisseurs analogiques-numériques (5) effectuent un suréchantillonnage à un facteur de 2. Cependant le reste des circuits numériques et les convertisseurs numérique-analogiques de l'émetteur (22) fonctionnent sur la moitié du taux de suréchantillonnage. Dans le récepteur (2) des égalisateurs étagés par fraction (FSE, 6) assurent une sélection numérique de la phase d'échantillonnage optimale. L'invention évite la nécessité de recourir à une boucle de phase asservie dans le récepteur pour chaque voie et les problèmes d'inférence et de réajustement du rythme qui y sont associés.

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